逻辑电路、定时产生电路、显示装置和便携式终端的制作方法

专利名称：逻辑电路、定时产生电路、显示装置和便携式终端的制作方法
技术领域：
本发明涉及一种逻辑电路、定时产生电路、显示装置和便携式终端。 具体地说，本发明涉及一种采用具有大特性变化的晶体管在绝缘基底上形 成的逻辑电^^， 一种采用该逻辑电路的定时产生电路， 一种采用所述定时 产生电路作为一个外围驱动电路的显示装置，以及一种集成了显示装置作 为屏幕显示部分的便携式终端。
背景技术：
图7中示出了作为一种逻辑电路的定时产生电路的常规例子。根据该 常规例子的定时产生电路配置为具有电平移位电路101和两个在电平移位 电路输出端串联的触发器，在该例中也就是T型的触发器(以下称为"TFF，，) 102和103。电平移位电路101将从外部输入的低电压幅度的主时钟MCK 电平移位(电平转换)为高电压幅度的主时钟lsmck。该主时钟lsmck通过 緩冲器104提供给利用主时钟lsmck运行的电路作为基准。
TFF 102通过频率划分主时钟lsmck产生点时钟DCK。该点时钟DCK 通过緩冲器105提供给利用点时钟DCK运行的电路作为基准。TFF 103通 过进一步频率划分点时钟DCK产生水平时钟HCK。该水平时钟HCK提供 给利用水平时钟HCK运行的电路作为基准。
根据由外部给定的复位脉沖，例如，在1H (H是水平周期)周期时， 对TFF 102和103进行复位。这里，将复位脉沖发送到TFF 102和103的布 线具有布线容量、晶体管输入容量和与其它布线的跨接容量。为此，采用 了其中通过4吏用具有足够驱动这样的负载容量能力的緩冲器106的配置提高负载容量的驱动能力。
在具有上述配置的定时产生电路中，如果每个电路部件都通过使用具
有大的特性变化的晶体管形成，则TFF 102和103的每个输入时钟脉沖与复 位脉冲之间的定时偏差就可能发生。当定时偏差越来越大时会出现问题， 因为出现了故障，对于元件特性运行余地会越来越小。
这里，结合图8A和8B的定时图来说明具有上述配置的定时产生电路 的电路运行。
在正常运行时，如图8A所示，TFF 102和103重复在与输入时钟脉沖 上升同步时的反向状态的操作，由此产生其周期两倍于输入时钟脉冲的输 出脉冲。此外，在给定低电平复位脉冲后，在其下降时被复位，输出脉沖 变为低电平，而在复位脉冲转换为高电平后，输出脉冲在第一输入时钟脉 冲的上升时转换为高电平。此后，TFF102和103在其中给定下个复位脉沖 的整个周期中继续产生与输入时钟脉冲同步的输出脉冲。
另一方面，在故障期间，例如输入时钟脉冲和复位脉沖之间的相对定 时关系由于元件特性变化而发生偏差，如图8B所示，当发生在正常运行期 间(图8A)输入时钟脉沖位于低电平的周期内的复位脉沖发生在输入时钟 脉冲位于高电平的周期内，则在下个输入时钟脉冲的上升时也继续复位操 作。因此，复位后出现了输出脉冲反向的故障。
在产生脉冲的电路之间，也就是电平移位电路101、 TFF102和103以 及緩冲器107之间的延迟量之差导致输入时钟脉沖和复位脉冲之间的相对 定时关系产生偏差。如果这些电路通过使用具有大元件特性变化和大致处 理规则(例如3.5iiim)的薄膜晶体管(TFT)形成，则延迟量很大，具体地 说就是很可能产生差异。
本发明就是基于对上述问题的考虑。本发明的目的是提供一种逻辑电 路，可以保证即使通过使用具有特性变化和大致处理规则的薄膜晶体管形 成该逻辑电路，也能有较大的运行余地， 一种采用所述逻辑电路的定时产 生电路， 一种采用所述定时产生电路作为一个外围驱动电路的显示装置， 以及一种集成了所述显示装置作为显示输出部分的便携式终端。

发明内容
本发明的逻辑电路包括多个形成在在绝缘基底上触发器，用于产生多个不同频率的与从外部输入基底的时钟信号同步的脉沖信号；以及在与多 个触发器相同的基底上形成的复位电路，用于分别在不同定时处复位多个 划分为至少两个系统的触发器。所述逻辑电路的例子包括定时产生电路， 用于产生多个频率不同的与从外部输入到基底中的主时钟同步的定时信 号。所述定时产生电路用作在显示装置中可应用的定时产生电路，在所述 显示装置中，为了驱动显示部分而产生多个不同频率定时信号的定时产生 电路安装在与该显示部分相同的透明绝缘基底上。采用该定时产生电路的 显示装置合并为便携式终端上的屏幕显示部分和便携式电话，其中典型的 便携式终端是PDA (个人数字助理)。
在具有上述配置的逻辑电路中，采用逻辑电路的定时产生电路、采用 所述定时产生电路作为一个外围驱动电路的显示装置，或集成了该显示装 置作为屏幕显示部分的便携式终端，由于采用了被划分为至少两个系统的 触发器在不同定时处被复位的配置，因此复位操作可以在需要早些定时处 被复位的触发器和需要从上述定时处延时后再复位的触发器之间不同地进 行。因此，由于最适宜的复位定时可以根据各触发器设置，所以能保证即 使每个电路通过采用具有大元件特性变化和大致处理规则的晶体管形成， 也具有较大的运行余地。


图1示出根据本发明实施例的定时产生电路的配置示例的电路图。
图2是说明根据本发明的定时产生电路的电路运行的定时图。
图3是以放大方式示出图2主要部分的定时图。
图4是^f艮据本发明的液晶显示装置配置示例的框图。
图5是^f象素结构示例的电路图。
图6是^f艮据本发明的PDA配置概貌的外部视图。
图7是才艮据传统例子的定时产生电路的配置示例的电路图。
具体实施例方式
下面结合附图详细说明本发明的实施例。
图1示出根据本发明实施例的逻辑电路(例如定时产生电路)的配置示例的框图。从图1可以清楚看出，例如，根据本实施例的定时产生电路
包括，电平移位电路ll、两个触发器(这里是TFF) 12和13、电平移位电 路14和脉沖产生电路15。预先假设定时产生电路通过采用具有大元件特性 变化和大致处理规则的晶体管(例如TFF)，形成在诸如玻璃基底的绝缘基 底上。
电平移位电路11将从外部输入的低电压幅度(例如0至3.3v)的主时 钟MCK电平移位(电平转换)为高电压幅度(例如0至6.5v )的主时钟lsmck。 主时钟lsmck提供给TFF 12和脉冲产生电路15,并通过缓冲器16提供给 通过采用主时钟lsmck运行的电路作为基准。
TFF 12和13在电平移位电^各11的输出端串联。TFF 12通过频分主时 钟lsmck产生点时钟DCK。点时钟DCK通过緩沖器17提供给通过采用点 时钟DCK运行的电路作为基准。TFF 13通过进一步频分点时钟DCK产生 水平时钟HCK。该水平时钟HCK提供给通过采用水平时钟HCK运行的电 路作为基准。
这里，为了使外部输入信号的定时具有自由度，也就是说，为了使输 入定时不被确定为一种类型，而具有一定范围，用于产生点时钟DCK和水 平时钟HCK的TFF 12和13的复位操作必须在外部基准信号的周期内(在 本例中是水平同步信号Hsync的周期)执行，也就是说一个水平周期内一 次。本发明的特色在于复位TFF 12和13的复位电路的特殊配置。该配置将 在下面说明。
电平移位电路14将从外部输入的低电压幅度(例如0至3Jv )的水平 同步信号Hsync电平移位到高电压幅度(例如0至6.5v )，并提供给脉沖产 生电路15。脉冲产生电路15在电平移位后检测水平同步信号Hsync的边缘 部分，根据主时钟lsmck在边缘部分产生水平同步脉沖hd，并进一步产生 多个复位脉沖，在本例中也就是对应于两个TFF12和13的两个复位脉沖drst 和hrst。复位脉冲drst用于复位TFF 12,而复位脉沖hrst用于复位TFF 13。
图2示出从外部输入的主时钟MCK和水平同步信号Hsync与在所述定 时产生电路内部产生的主时钟lsmck、复位脉冲drst、点时钟DCK、水平同 步脉冲hd、复位脉冲hrst、水平时钟HCK之间的定时关系。从图2的定时 图中可以清楚地看出，在定时产生电路15内产生的复位脉冲drst、水平同 步脉冲hd和复位脉冲hrst是在水平同步信号Hsync位于低电平的周期内，根据主时钟lsmck通过采用下降沿作为基准产生的。
在具有上述配置的定时产生电路中，复位脉沖drst和hrst的布线具有 布线容量、晶体管输入容量以及与其它布线的跨接容量。为此，需要具有 足够驱动这样的负载容量的驱动能力的緩沖器。因此，由于緩沖器的存在， 在复位脉沖drst和hrst中出现延迟。另一方面，同样在主时钟lsmck、点时 钟DCK和水平时钟HCK中也出现延迟，因为它们通过电平移位电路11和 TFF 12和13。
这里，主时钟lsmck通过的电路数量很少，且主时钟lsmck具有最小的 延迟量。如图3的流程图(图2主要部分的放大视图)所示，假设由于通 过电平移位电路ll而导致主时钟lsmck相对于主时钟MCK出现延迟量Da, 如果由于通过TFF 12而导致点时钟DCK出现延迟量Db，则点时钟DCK 相对于主时钟MCK的延迟量就是Da+Db。此外，如果由于通过TFF13而 导致水平时钟HCK出现延迟量Dc,则水平时钟HCK相对于主时钟MCK 的延迟量就是Da+Db+Dc。
在上述方式中，由于主时钟lsmck的延迟量最小，因此需要尽可能减 小相对于将频分主时钟lsmck的TFF 12复位的复位脉冲的延迟量。由于上 述原因，在根据本发明的定时产生电路中，复位脉冲drst与复位脉沖hrst 分离。TFF12设置在脉沖产生电路15附近。这样，可以减小用于复位脉沖 drst的布线的负载容量的緩沖器，并需要具有更小驱动容量的緩沖器用于驱 动所述负载容量。因此，复位脉沖在緩冲器中的延迟量可以减小。
这里，从图3的定时图可以清楚看出，在水平同步信号Hsync位于低 电平的周期内，复位脉冲drst在主时钟lsmck的下降定时处产生。为了响应 主时钟lsmck的下降，在脉沖产生电路15的延迟量Da出现在复位脉沖drst 中。在定时关系处产生复位脉沖hrst，所述复位脉沖hrst比复位脉沖drst 进一步延迟约主时钟lsmck的半个时钟。
并不仅限于主时钟lsmck和复位脉沖drst之间的定时关系，也不仅限 于点时钟DCK和复位脉冲drst的定时关系，由于复位脉冲hrst是与复位脉 冲drst分离的脉冲，因此可以通过按需要添加緩沖器来调整延迟量。
在根据本实施例的定时产生电路中，从图2和3的定时图可以清楚看 出，TFF12产生点时钟DCK作为响应主时钟lsmck的下降定时的其状态被 反向的结果。同样，TFF 13产生水平时钟HCK作为响应点时钟DCK的下降定时的其状态被反向的结果。
在上述方式中，在绝缘基底上形成并具有两个串联的TFF 12和13的 定时产生电路中，用于产生多个不同频率的与从外部输入到基底中的主时 钟MCK同步的定时信号，在本例中也就是点时钟DCK和水平时钟HCK, 对于两个TFF12和13产生分离的复位脉冲drst和hrst。因此，复位操作可 以在需要较早定时处被复位的触发器和需要从上述定时处延时后再复位的 触发器之间不同地进行。由此，由于最适宜的复位定时可以根据各触发器 TFF 12和13设置，所以能保证既使每个电路通过采用具有大元件特性变化 和大致处理规则的晶体管形成，也具有较大的运行余地，例如，TFT。
这里，从图2和3的定时图可以清楚看出，当复位脉冲drst的定时延 迟变的较大，而复位脉沖drst在主时钟lsmck位于低电平的周期内上升，点 时钟DCK在下个主时钟lsmck的下降定时处从低电平移到高电平，因此， 点时钟DCK的极性在根据复位脉沖drst进行的复位操作之后反向。
在上述实施例中，通过定时产生电路的例子说明了逻辑电路。本发明 不限于定时产生电路的应用，通常还可以应用于通过多个串连的触发器产 生多个不同频率的与信号时钟同步的脉冲信号的逻辑电路。
触发器以两级串联的电路配置作为一个例子；同样也可用于触发器在 三级或多级串联以产生三个或多个不同频率脉冲信号的电路配置。同样， 在这种情况下，在三级或多级的触发器可以被划分为至少两个系统，并在 互不相同的定时处分别复位。
此外，在延迟量具有很大变化的时钟输入到触发器中的情况下，而复 位脉沖是对于输入脉沖的延迟量具有较小变化的脉冲时，运行速度会提高。
根据上述实施例的定时产生电路适宜在驱动电路集成的显示装置里用 作，例如，定时发生器，用于根据从外部输入基底的主时钟MCK产生各种 驱动显示部分所需的定时信号，以便外围驱动电路与其上像素以矩阵排列 的显示部分一样，整体形成在透明的绝缘基底上。
图4是根据本发明的显示装置(例如液晶显示装置)的配置示例的框 图。在图4中，在透明的绝缘基底上，例如玻璃基底31形成其上像素以矩 阵排列的显示部分(像素部分)32。玻璃基底31与另一个玻璃基底以预定 的间距相对排列，通过在两个基底之间密封液晶材料形成显示面板(LCD 面板)。图5示出了显示部分32上每个像素的结构示例。每个以矩阵排列的像 素50配置为具有是像素晶体管的TFT (薄膜晶体管)51;像素电极连接到 TFT 51漏极的液晶单元52;以及其一个电极连接到TFT 51漏极的保持电 容器53。这里，液晶单元52的意思是在像素电极和为对抗该像素电极而形 成的反向电极之间产生的液晶电容。
在这种像素结构中，TFT51的栅极与门线(扫描线)54连接，TFT的 源极与数据线(扫描线)55连接。液晶单元52的反向电极和VCOM线56 以对每个像素都相同的方式连接。然后，共用电压VCOM (VCOM电位) 通过VCOM线56对每个像素相同地提供给液晶单元52的反向电极。保持 电容53的另一个电极(在反向电极一侧的终端)和CS线57以对每个像素 都相同的方式连接。
这里，如果执行1H (H是水平周期)反向驱动或1F (F是字段周期) 反向驱动，则待写入每个像素的显示信号的极性通过用作基准的VCOM电 位进行反向。此外，如果其中VCOM电位的极性在1H周期或1F周期内被 反向的VCOM反向驱动与1H或1F反向驱动一起使用，则输入CS线57 的CS电位极性也与VCOM电位同步反向。但是，根据本实施例的液晶显 示装置不限于VCOM反向驱动。
参照图4，在与显示部分32相同的玻璃基底31上，例如，接口 (IF) 电路33、定时发生器(TG) 34和基准电压驱动器35组合到显示部分32的 左側；水平驱动器36组合到显示部分32的上部；垂直驱动器37组合到显 示部分32的右侧；CS驱动器38和VCOM驱动器39组合到显示部分32 的下部。这些外围驱动电路都通过使用低温多晶硅或CG (连续晶格边界晶 体)硅以及显示部分32的像素晶体管一起制造。
在具有上述配置的液晶显示装置中，低电压幅度的主时钟MCK (例如 3.3v)、水平同步脉冲Hsync、垂直同步脉沖Vsync和R (红)、G (绿)、B (蓝)的平行输入的显示数据Data都通过软电缆(基底)40从外部输入到 玻璃基底31,显示数据Data在IF电路33电平移位(电平转换)到高电压 幅度(例如6.5v)。
电平移^立的主时钟MCK、水平同步脉冲Hsync和垂直同步脉冲Vsync 都提供给定时发生器34。根据主时钟MCK、水平同步脉冲Hsync和垂直同 步脉冲Vsync，定时发生器34产生驱动基准电压驱动器35、水平驱动器36、垂直驱动器37、 CS驱动器38以及VCOM驱动器39所需的各种定时脉冲。
电平移位显示数据Data在下一级提供给串-并联转换电路42。串-并联 转换电路42通过将显示数据Data转换为两位来将显示数据Data的频率降 低为1/2，其中每位都与定时发生器34提供的点时钟DCK同步(以后再说 明)。在串-并联转换电路42中被降低了频率的显示数据被降低为低电压幅 度0至3.3v,并提供给水平驱动器36。
水平驱动器36具有例如水平移位寄存器361、数据抽样锁存电路362 以及DA (数字到模拟)转换电路(DAC) 363。水平移位寄存器361启动 移位操作，以响应定时发生器34提供的水平起始脉冲HST，并在一个与水 平时钟HCK同步的水平周期内产生连续抽样脉冲，其中水平时钟HCK也 由定时发生器34提供。
在一个与水平移位寄存器361生成的抽样脉冲同步的水平周期内，数 据抽样锁存电路362连续地对接口电路33通过串-并联转换电路43提供的 显示数据Data进行抽样和锁存。在水平消隐周期内，将一行的锁存的数字 数据进一步发送到行存储器(未示出)。然后， 一行的数字数据在DA转换 电路363中被转换为模拟显示信号。
DA转换电路363配置为基准电压选择类型DA转换电路，用于从基准 电压驱动器35提供的各等级基准电压中选择对应于数字数据的基准电压。 从DA转换电路363输出的一行的模拟显示信号Sig输出到数据线55-1至 55-n，这些数据线与显示部分32的水平像素的数量n对应地布线。
垂直驱动器37由垂直移位寄存器和门控緩沖器构成。在垂直驱动器37 中，垂直移位寄存器启动移位操作，以响应定时发生器34提供的垂直起始 脉沖VST，并在一个与垂直时钟脉冲VCK同步的垂直周期内产生连续发送 的扫描脉沖，其中垂直时钟脉沖VCK也由定时发生器34提供。产生的扫 描脉冲通过门控緩沖器连续输出到门线54-1至S4-m，这些门线与显示部分 32的垂直像素的数量m对应地布线。
当扫描脉沖由于垂直驱动器37的垂直扫描而连续输出到门线54-1至 54-m时，以行为单位连续选择显示部分32的每个像素。然后，从DA转换 电路363输出的一行的模拟显示信号Sig通过数据线55-1至55-n同时写入 一行的选择像素。以行为单位重复写入操作的结果是获得一个屏幕的图像 显示。CS驱动器38产生上述CS电位，并通过图5的CS线57共同提供给 相对于保持电容53的其他电极的像素。在此，例如，如果假设显示信号的 幅度为0至3.3v，当采用VCOM反向驱动时，CS电位在低电平0v (地电 平)和高电平3.3v之间重复AC转换。
VCOM驱动器39产生上述VCOM电位。从VCOM驱动器39输出的 VCOM电位通过软电缆40临时输出到玻璃基底31之外。当该输出到基底 之外的VCOM电位通过VCOM校准电路41之后，又通过软电缆40再次输 入到玻璃基底31中，并通过图5的VCOM线56共同提供给相对于液晶单 元52反向电极的像素。
这里，作为VCOM电位，采用了具有与CS电位接近相同幅度的AC 电压。但是，在实践中，如图5所示，当信号通过TFT 51从数据线54写 入液晶单元52的像素电极时，由于寄生电容等在TFT51出现了电压下降。 为此，作为VCOM电位，需要采用被DC转换对应于该电压降数量的AC 电压。VCOM电位的DC转换由VCOM校准电路41执行。
VCOM校准电路41包括输入VCOM电位的电容C、连接在电容C的 输出端和外部电源VCC之间的可变电阻VR，以及连接在电容C输出端和 地之间的电阻R。 VCOM校准电路41对提供给液晶单元52反向电极的 VCOM电位的DC电平进行;欧准，也就是说，向VCOM电位提供DC补偿。
在具有上述配置的液晶显示装置中，在与显示部分32相同的面板(玻 璃基底31 )上，除了水平驱动器36和垂直驱动器37,还安装了例如接口 电路33的外围驱动电路、定时发生器34、基准电压驱动器35、 CS驱动器 38,以及VCOM驱动器39，由此形成了集成全部驱动电路的显示面板。这 样，由于其它基底、IC和晶体管电路不需要从外部提供，因此减小了整个 系统的大小，并降低了成本。
在驱动电路集成的液晶显示装置中，作为用于产生驱动显示部分32的 多个时钟信号的定时发生器34，采用了根据上述实施例的定时产生电路。 在图1所示的定时产生电路中，电平移位电路11和14对应于接口电路33, TFF12和13、脉冲产生电路15,以及对应于定时发生器34的緩冲器16和 17。
然后，在电平移位电路ll中被电平移位的主时钟lsmck提供给通过主 时钟lsmck运行的电路作为基准，具体地说，就是水平驱动器36的数据抽样锁存电路362。此外，在TFF 12产生的点时钟DCK提供给通过点时钟 DCK运行的电路作为基准，具体地说就是串-并联转换电路42。 TFF 13产
地说就是水平驱动器36的水平移位寄存器361。
在上述方式中，通过采用根据上述实施例的定时产生电路作为定时发
大致处理规则的晶体管形成在绝缘基底上，也能保证较大的运行余地。由 此，可以制造出具有较大运行余地的液晶显示装置，其形成的方式是通过 采用TFT将外围驱动电路与玻璃基底31 —起排列在透明的绝缘基底上。
在本应用例中，对包括液晶单元作为液晶元件的液晶显示装置的应用 情况作为例子给出说明。但不限于本应用例，还可以用于一般具有安装在 与显示部分(例如，包括EL (场致发光)元件作为显示元件的EL显示装 置)相同基底上的电平移位电路的显示装置。
根据上述应用例的液晶显示装置为代表的显示装置适宜用作小巧轻便 的便携式终端的屏幕显示部分，典型的如便携式电话和PDA (个人数字助 理)。
图6是根据本发明的便携式终端配置的概貌的外部视图，例如PDA。
根据本例的PDA具有折叠配置，例如，其中提供了翻盖62来打开和 关闭装置的主单元61。在装置主单元61的上表面，设置了其上具有键盘的 各种按键的操作部分63。另一方面，在翻盖62中设置了屏幕显示部分64。 作为屏幕显示部分64,采用了其中在与显示部分相同的基底上安装了根据 上述实施例的定时产生电路作为定时生成器的液晶显示装置。
通过采用根据上述实施例的定时产生电路作为液晶显示装置的定时发 生器，可以形成具有较大运行余地的集成驱动电路液晶显示装置。因此， 通过组合液晶显示装置作为屏幕显示部分64，可以筒化整个PDA的配置， 即可以减小其大小并降低成本。
这里，尽管通过本发明应用到PDA的情况给出了说明，本发明并不仅 限于该应用例。根据本发明的液晶显示装置尤其适用于小巧轻便的便携式 终端，例如， 一般是便携式电话。
工业实用性
如上所述，根据本发明，在绝缘基底上形成的定时产生电路中，其具
生的水平*
准，具体有多个用于产生多个不同频率的、与从外部输入到基底中的时钟信号同步 的定时信号的触发器，将多个触发器划分为至少两个系统，并在不同定时 处分别复位。由此，复位操作可以在需要较早定时处被复位的触发器和需 要从上述定时处延时后再复位的触发器之间不同地进行。因此，由于最优 化复位定时可以根据各触发器设置，所以能保证既使每个电路通过采用具 有大元件特性变化和大致处理规则的晶体管形成，也具有较大的运行余地。
权利要求
1. 一种逻辑电路，包括多个形成在绝缘基底上的触发器，用于产生多个不同频率的与从外部输入基底的时钟信号同步的脉冲信号；以及在与所述多个触发器相同的基底上形成的复位电路，用于分别在任意定时处复位所述多个划分为至少两个系统的触发器。
2. —种定时产生电路，包括多个形成在绝缘基底上的触发器，用于产生多个不同频率的与从外部 输入基底的主时钟同步的脉沖信号；以及在与所述多个触发器相同的基底上形成的复位电路，用于分别在任意 定时处复位所述多个划分为至少两个系统的触发器。
3. —种显示装置，包括显示部分，具有以矩阵排列在透明绝缘基底上的像素；以及 定时产生电路，与所述显示部分一起安装在所述透明绝缘基底上，用于产生多个频率不同的、驱动所述显示部分所需的、并与从外部输入基底的主时钟同步的定时信号，其中，所述定时产生电路包括多个触发器，用于以对应方式产生多个定时信号；以及 复位电路，用于分别在任意定时处复位所述被划分为至少两个系统的 多个触发器。
4. 如权利要求3所述的显示装置，其中，所述定时产生电路通过采用 低温多晶硅或连续晶格边界晶体硅形成在所述透明绝缘基底上。
5. —种集成了显示装置作为屏幕显示部分的便携式终端，所述显示装 置包括显示部分，具有以矩阵排列在透明绝缘基底上的像素；以及 定时产生电路，与所述显示部分一起安装在所述透明绝缘基底上，用 于产生多个频率不同的、驱动所述显示部分所需的、并与从外部输入基底的主时钟同步的定时信号，其中，所述定时产生电路包括多个触发器，用于以对应方式产生多个定时信号；以及复位电路，用于分别在任意定时处复位所述被划分为至少两个系统的 多个触发器。
全文摘要
本发明提供了一种逻辑电路、定时产生电路、显示装置和便携式终端。一般，如果缓冲器由具有大的元件特性变化的晶体管组成，则输入时钟脉冲的定时很容易偏离复位脉冲的定时，当定时偏差较大时会产生故障，由此相对于元件特性变化的运行余地会变小。根据本发明的定时发生器电路在绝缘基底上制成，并具有两个TFF(12，13)，用于产生不同频率的与从基底外部输入的主时钟MCK同步的点时钟DCK和水平时钟HCK。脉冲发生器电路(15)产生分离的复位脉冲drst和hrst，用于在不同的定时处复位两个TFF(12，13)。由此，既使元件特性变化很大，且电路由具有大致处理规则的TFT组成，也能保证较大的运行余地。
文档编号G09G3/36GK101414456SQ200810169120
公开日2009年4月22日 申请日期2003年5月30日 优先权日2002年5月31日
发明者仲岛义晴, 前川敏一, 木田芳利 申请人:索尼株式会社