专利名称：一种用于显示器的lvds信号编码电路的制作方法
技术领域：
本实用新型涉及一种用于显示器的接口转换电路，尤指一种基于FPGA(Field Programmable Gate Array)的数字RGB视频信号到LVDS的串行化编码电路。
背景技术：
为了接收外部的视频信号，液晶显示器必须具有模拟接口电路或是数字接口电路 以与外界信号源连接。模拟接口液晶显示器的缺点为显示的时候会出现像素闪烁的现象， 这种现象出现的原因是时钟与输入的模拟信号不完全同步。数字接口液晶显示器就没有将 时钟与模拟信号调谐的过程，因此正逐步取代模拟接口液晶显示器。目前数字接口主要包括 TTL (Transistor-Transistor Logic)禾 Π LVDS (Low Voltage Differential Signaling)两种接口类型。由于LVDS可以降低电磁干扰，摆幅小、 功耗低，对于噪声的免疫力较好，因此LVDS接口可以提供更高速的数据传输而逐渐成为液 晶显示器接口的主流。然而待显示的影像信号并非都具有显示器需要的串行LVDS格式，更多的只是数 字RGB视频格式。现有技术一般采用FPGA控制LVDS串行器芯片SN65LVDS84A完成数字RGB 视频信号到LVDS串行信号的转换。这种视频LVDS编码电路的存在如下缺点(1)电路的功 能单一，例如上述的芯片仅能够支持21 3的LVDS并串转换，无法应对视频信号源的编码格 式改变，设计不够灵活；(2)串行器芯片需要额外的占用珍贵的印制板布局布线空间资源， 尤其对于布局空间较小的印制板，会极大的增加设计人员的开发难度。
发明内容本实用新型目的是为了解决现有的视频LVDS编码方法都是采用FPGA控制专用 LVDS串行器芯片进行编码，设计不灵活且布局空间大的问题，本实用新型提供了一种基于 FPGA的LVDS编码电路，能够为液晶显示器提供准确的视频LVDS，极大的增加了设计的灵活 性，且有效的节省了印制板的布局空间和设计成本。本实用新型的技术方案是一种显示器LVDS信号编码电路，其设置在支持LVDS接 口电平的FPGA芯片上，其包括数据缓冲器、LVDS发送模块和锁相环电路，其中，所述数据缓 冲器经锁相环电路与LVDS发送模块相连，同时数据缓冲器也直接与LVDS发送模块相连，所 述LVDS发送模块包括三块ALTLVDS_TX模块，分别与输入的数字RGB视频信号的R、G、B三 组信号相对应，并通过FPGA芯片的四路LVDS引脚与显示器相连，所述LVDS编码电路还与 同样设置在FPGA芯片上的一运算处理单元相连。所述与显示器相连的四路LVDS通道包括三路与R、G、B信号对应的数据通道和一 路时钟通道。所述基于FPGA的LVDS编码电路可接受外部输入的数字RGB视频信号并将其转换 为串行LVDS视频信号，以驱动液晶显示器的数字接口。在设计的电路中，采用现有FPGA器 件普遍集成了的LVDS发送模块，在FPGA内部实现可配置的LVDS串行器，实现FPGA器件直接发送串行视频LVDS。所述LVDS编码电路的工作过程为数据缓冲器接收外部数字RGB视频信号，其中 数字RGB视频信号包括18位的RGB颜色信号、1位行同步信号、1位场同步信号、1位消隐信 号和1路时钟信号(频率为81M)。随后数据缓冲器将数据组合之后缓冲输出给FPGA内部 集成的LVDS发送电路ALTLVDS_TX，ALTLVDS_TX将数字RGB信号转换为串行LVDS，同时依 据下级解码电路的时序要求，采用锁相环技术调整随路时钟和串行数据之间的相位关系， 从而保证后级电路能够正确解码。使用该电路，可以省去LVDS串行器芯片及其外围电路， 以实现节约印制板的布局空间和成本，降低总体设计的难度。本实用新型的有益效果本实用新型基于FPGA的LVDS编码电路可接受外部输入 的数字RGB视频信号并将其转换为串行LVDS视频信号，以驱动液晶显示器的数字接口。在 设计的电路中，采用现有FPGA器件普遍集成了的LVDS发送模块，在FPGA内部实现可配置 的LVDS串行器，实现FPGA器件直接发送串行视频LVDS。该电路充分利用可编程逻辑器件 可灵活配置的优势，不仅能很好的实现各种数字视频RGB信号到视频LVDS的转换，且无需 使用LVDS串行器芯片及其外围电路，有效的减小了高速电路印制板布局空间过小的问题， 设计灵活，节省空间，降低成本。
图1为本实用新型LVDS编码电路结构框图；图2为ALTLVDS_TX编码产生的LVDS时序图；图3为液晶显示器接口电路需要的时序图。
具体实施方式
下面通过具体实施例对本实用新型作进一步详细说明请参阅图1，其是本实用新型LVDS编码电路结构框图。所述LVDS编码电路设置 在FPGA芯片上，其是利用FPGA芯片的内部资源实现的电路模块。现有的FPGA器件普遍支 持LVDS接口电平，本实用新型采用Altera公司的Stratix II系列芯片。本实施方式中， 所述LVDS编码电路主要由数据缓冲器、LVDS发送模块和锁相环电路三个部分组成，且包括 四路与显示器相连的LVDS通道，分别为三路与R、G、B信号对应的数据通道和一路时钟通 道。其中，所述数据缓冲器的时钟输出通道经锁相环电路与LVDS发送模块相连，同时数据 缓冲器的数据输出通道直接与LVDS发送模块相连。所述LVDS发送模块包括三块ALTLVDS_ TX模块，分别与输入的数字RGB视频信号的R、G、B三组信号相对应。同时，所述LVDS编码 电路还与同样设置在FPGA芯片上的一运算处理单元相连。本实用新型LVDS编码电路的数据缓冲器接收外部数字RGB视频信号，其中数字 RGB视频信号包括18位的RGB颜色信号、1位行同步信号(hsync)、1位场同步信号(vsync)、 1位消隐信号(en)和1路时钟信号(clk_81M)，显示画面的分辨率为800X1200。随后数据 缓冲器将数据组合之后缓冲输出给FPGA内部集成的LVDS发送电路ALTLVDS_TX。所述LVDS 发送电路ALTLVDSjX将数字RGB信号转换为串行LVDS并输出至液晶显示器。同时依据下 级解码电路的时序要求，由锁相环电路调整随路时钟和串行数据之间的相位关系，从而保 证后级电路能够正确解码。在对LVDS的处理过程中，需要将视频信号输出端口的电平属性设置为LVDS电平。 由于LVDS为差分信号，所以在设置端口时只需对差分端口的P端口进行设置，FPGA开发工具会自行配置相对应的N端口。本实施方式中，所述LVDS编码电路的具体工作过程如下数据缓冲器接收外部数 字RGB视频信号，将RGB三组各6位的视频信号Red [5:0], Green [5:0], Blue [5:0]与de， hsync, vsync 组合成 21 位并行信号 D[20:0] {en, vsync, hsync, B5 BO, G5 GO, R5 R0}。然后将D [20:0]分成三组7位并行信号D [6:0]，D [13:7]，D [20:14]分别传输给三个 ALTLVDS_TX模块，三个ALTLVDS_TX模块采用7 1的串行化因子，分别将D [6 0]，D [ 13 7]， D[20:14]转换为串行LVDS，通过FPGA的3路LVDS引脚传输给液晶显示器。同时，所述锁 相环电路对clk_81M时钟的相位进行调整之后，通过单路ALTLVDSjX模块转换为LVDS，然 后通过FPGA的LVDS引脚传输给液晶显示器。另外，采用FPGA内部集成的ALTLVDS_TX模块编码产生的LVDS与液晶显示器接口 电路需要的LVDS在时序上存在差异。请同时参阅图2和图3，其中图2为ALTLVDS_TX编 码产生的LVDS时序图；图3为液晶显示器接口电路需要的时序图，此处液晶显示器的解码 芯片为TI的SN65LVDS86A。从两个时序图中可以看出，在作编码处理时，FPGA内部集成的 ALTLVDS_TX模块串行化处理所得到的数据流与SN65LVDS86A所需的数据流在顺序上并没 有差异，都是从高位开始，依顺序到低位结束，周而复始。但是在配合时钟方面存在差异， 即ALTLVDS_TX模块产生的数据流最高比特出现在时钟上升沿之后的第一个比特(图2中， CLKOUT上升沿所对应的数据位为D6)。而SN65LVDS86A需要的数据流的最高比特出现在第 三个比特(图3中，CLKOUT上升沿对应的数据位为D1)，在这种情况下，ALTLVDS_TX模块所 产生的信号由于时序问题将不能正确在显示器上显示出画面。为此本实用新型对数据位不做任何调整，调整随路时钟的相位。相位调整幅度依 据ALTLVDSjX编码产生的LVDS时序图和液晶显示器要求的视频LVDS时序图之间的差别 来决定。由图2和图3可以看出需将时钟前移(2/串行化因子)个时钟周期后，然后在 (1/串行化因子)个时钟周期范围内进行调整。对于时钟相位所需调整的具体幅度，需要在写完FPGA的代码后，依据仿真结果中 数据的最高比特与随路时钟之间的相位差来确定需要对时钟做多大幅度的相位调整，并通 过锁相环电路来实现随路时钟和串行数据之间相位关系的调整。本实用新型基于FPGA的LVDS编码电路可接受外部输入的数字RGB视频信号并将 其转换为串行LVDS视频信号，以驱动液晶显示器的数字接口。在设计的电路中，采用现有 FPGA器件普遍集成了的LVDS发送模块，在FPGA内部实现可配置的LVDS串行器，实现FPGA 器件直接发送串行视频LVDS，从而实现各种数字视频RGB信号到视频LVDS的转换。而且所 述基于FPFA的LVDS编码电路，可以省去LVDS串行器芯片及其外围电路，从而实现节约印 制板的布局空间和成本，降低总体设计的难度。
权利要求一种用于显示器的LVDS信号编码电路，其特征在于所述LVDS编码电路设置在支持LVDS接口电平的FPGA芯片上，其包括数据缓冲器、LVDS发送模块和锁相环电路其中，所述数据缓冲器经锁相环电路与LVDS发送模块相连，同时数据缓冲器也直接与LVDS发送模块相连，所述LVDS发送模块包括三块ALTLVDS_TX模块，分别与输入的数字RGB视频信号的R、G、B三组信号相对应，并通过FPGA芯片的四路LVDS引脚与显示器相连，所述LVDS编码电路还与同样设置在FPGA芯片上的一运算处理单元相连。
2.根据权利要求1所述的用于显示器的LVDS信号编码电路，其特征在于所述与显示 器相连的四路LVDS通道包括三路与R、G、B信号对应的数据通道和一路时钟通道。
专利摘要本实用新型涉及一种用于液晶显示器的接口转换电路，尤其是一种基于的数字RGB视频信号到LVDS的串行化编码电路。所述LVDS编码电路包括数据缓冲器、LVDS发送电路以及锁相环电路。所述数据缓冲器用于接收外部的数字RGB信号，经过缓冲组合之后，将数字RGB信号传输给LVDS发送电路同时将随路时钟传输给锁相环电路；所述LVDS发送电路用于将接收到的数字RGB信号按照一定的并串转换因子转换为LVDS，并将LVDS传输给液晶显示器；所述锁相环电路用于调整随路时钟的相位，以保证液晶显示器的接口电路正确解码。本实用新型LVDS编码电路不仅实现了数字视频RGB信号到视频LVDS的转换，且无需使用LVDS串行器芯片及其外围电路，空间小，有效的解决了高速电路印制板布局空间过小的问题。
文档编号G09G3/36GK201773567SQ20102016987
公开日2011年3月23日 申请日期2010年4月26日 优先权日2010年4月26日
发明者范威 申请人:苏州长风有限责任公司