有源矩阵面板、检测装置和检测系统的制作方法
【专利摘要】本发明涉及有源矩阵面板、检测装置和检测系统。一种有源矩阵面板包括与多个晶体管的控制电极连接的栅极线和向栅极线供给导通电压和非导通电压的驱动电路。驱动电路包括包含相互连接的多个移位寄存器单元电路的移位寄存器和包含移位寄存器单元电路的输出信号所输入的多个解复用器单元电路的解复用器。解复用器单元电路包含用于向栅极线供给导通电压的第一晶体管和用于向栅极线供给非导通电压的第二晶体管。当第二晶体管处于导通状态时，第一晶体管从非导通状态变为导通状态。
【专利说明】有源矩阵面板、检测装置和检测系统
【技术领域】
[0001]本发明涉及有源矩阵面板、检测装置和检测系统。
【背景技术】
[0002]通过使用薄膜半导体制造技术制造具有包含诸如薄膜晶体管(TFT)的开关元件的像素的阵列(像素阵列)的有源矩阵面板。近年，在有源矩阵面板中，需要采用面板上系统(system-on-panel)设计。该设计包括在TFT处理中在基板上一体地形成诸如栅极驱动器电路的驱动电路。特别地，对于具有组合开关元件和诸如光电转换元件的转换元件的像素的阵列(像素阵列)的检测装置，为了减小像素节距(Pitch)、部件数量和边界宽度，需要面板上系统设计。用于这种检测装置的面板上系统型栅极驱动器电路具有以下的技术问题。
[0003](I)切换驱动栅极线的数量的功能
[0004]驱动电路依次施加用于使得与一个至几个栅极线连接的像素TFT导通的电压(导通电压)。在一次驱动的栅极线的数量为I个的情况下，模式为正常(高分辨率)模式。在数量为多个的情况下，模式为将像素的光信号电荷相加的像素加算(高灵敏度)模式。特别地，在放射线检测装置中，这些模式可被切换，以在抑制病人的放射线暴露剂量的同时获取最佳的图像。
[0005](2)非选择时段期间的栅极线电势的稳定化
[0006]即使在向某栅极线施加导通电压的时间段期间，也不向大多数的栅极线施加导通电压。当栅极线进入浮置状态时，栅极线的电压由于与信号线的电容耦合和外部电磁场而改变，由此降低读出图像质量。特别地，用于放射线检测装置的有源矩阵面板具有数量为显示设备的约3倍的栅极线，同时以高分辨率测量像素的电荷量。因此，使不施加导通电压的时间段(非选择时段)期间的栅极线电压稳定化是特别重要的。
[0007]作为解决与以上的问题类似的问题的电路，美国2008/0316156公开了用于液晶显示器设备(IXD)的驱动电路。所述驱动电路与基板一体地形成为单一导电型TFT。美国2008/0316156中的驱动电路包含移位寄存器和扫描电压产生电路。扫描电压产生电路用作将移位寄存器的输出电压分入多个栅极线中的解复用器(demultiplexer)。可通过控制要提供给扫描电压产生电路的时钟的定时，改变每次驱动的栅极线的数量。移位寄存器不仅可输出主输出信号(第一偏移脉冲电压)，而且可输出其互补输出信号(第二偏移脉冲电压)。通过使用这些信号，在大部分的非选择时段期间，栅极线与DC电源连接，并且，可避免栅极线的浮置状态。
[0008]但是，由于美国2008/0316156中的移位寄存器输出作为第一和第二偏移脉冲的两种类型的输出信号，因此，该寄存器具有复杂的电路配置。美国2008/0316156中的移位寄存器对于各单元电路包含18个TFT。即使诸如美国2008/0316156中的图4中Trl和Tr2的冗余TFT被计数为一个TFT，寄存器也对于各单元电路包含10个TFT。具有这种复杂的电路配置的驱动电路具有大的布局面积，并且导致制造产量的降低。
[0009]本发明的目的是，减少有源矩阵面板中的栅极线的驱动电路的布局面积，并提高制造产量。
【发明内容】
[0010]本发明的有源矩阵面板包括:与多个晶体管的控制电极连接的栅极线，以及，向栅极线供给导通电压和非导通电压的驱动电路，其中，驱动电路包括:包含相互连接的多个移位寄存器单元电路的移位寄存器，以及，包含移位寄存器单元电路的输出信号所输入的多个解复用器单元电路的解复用器，解复用器单元电路包含:用于向栅极线供给导通电压的第一晶体管，以及，用于向栅极线供给非导通电压的第二晶体管，并且，当第二晶体管处于导通状态时，第一晶体管从非导通状态变为导通状态。
[0011]本发明可减少移位寄存器的电路规模和驱动电路的布局面积，并提高制造产量。
[0012]从参照附图对示例性实施例的以下描述，本发明的其它特征将变得清晰。
【专利附图】
【附图说明】
[0013]图1是示出根据第一实施例的有源矩阵面板的配置例的示图。
[0014]图2A是示出与第一实施例有关的驱动电路的配置例的示图。
[0015]图2B是示出移位寄存器单元电路的配置例的示图。
[0016]图2C是示出解复用器单元电路的配置例的示图。
[0017]图3是示出与第一实施例有关的移位寄存器的操作的例子的定时图。
[0018]图4是详细示出与第一实施例有关的驱动电路的先头部分的电路图。
[0019]图5是示出与第一实施例有关的正常模式中的操作的例子的定时图。
[0020]图6是示出与第一实施例有关的像素加算模式中的操作的例子的定时图。
[0021]图7A是示出与第一实施例有关的交错模式中的奇数帧的操作的例子的定时图。
[0022]图7B是示出与第一实施例有关的交错模式中的偶数帧的操作的例子的定时图。
[0023]图8是示出与第二实施例有关的有源矩阵面板的配置例的示图。
[0024]图9A是示出与第二实施例有关的驱动电路的配置例的示图。
[0025]图9B是示出与第二实施例有关的移位寄存器单元电路的配置例的示图。
[0026]图10是详细示出与第二实施例有关的驱动电路的先头部分的电路图。
[0027]图11是示出与第二实施例有关的正常模式中的操作的例子的定时图。
[0028]图12A是示出放射线检测装置的像素的配置例的示意性平面图。
[0029]图12B是示出像素的配置例的示意性截面图。
[0030]图13是示出放射线检测装置的配置例的示图。
[0031]图14是示出第一实施例中的薄膜晶体管的沟道宽度和沟道长度的例子的示图。
[0032]图15是示出第二实施例中的薄膜晶体管的沟道宽度和沟道长度的例子的示图。
【具体实施方式】
[0033]现在将根据附图详细描述本发明的优选实施例。
[0034](第一实施例)
[0035]图1是示出根据本发明的第一实施例的包含有源矩阵面板的检测装置的配置例的示图。如图1所示，检测装置100包括像素110在绝缘基板101上被布置成矩阵的像素阵列。在本实施例中，像素阵列被布置成M行和N列，这里，M是偶数。像素110包含将放射线或光转换成电荷的转换元件111和输出根据转换的电荷的电信号的开关元件(晶体管)112。转换元件111的第一电极与开关元件112的源极和漏极中的一个电连接。转换元件111的第二电极与电极布线180电连接。开关元件112的源极和漏极中的另一个与信号线170电连接。沿列方向布置多个信号线170 (N个线)。各信号线以共享的方式与沿列方向布置的开关元件112的源极和漏极中的另一个连接。信号线进一步通过相应的连接端子SI~Sn与外部读出电路130连接。开关元件112的控制电极(栅电极)与栅极线160电连接。沿行方向布置多个栅极线160 (M个线)。各栅极线以共享的方式与沿行方向布置的开关元件112的栅极连接。栅极线进一步与设置在绝缘基板101上的驱动电路120连接。驱动电路120向栅极线160供给导通电压和非导通电压。
[0036] 驱动电路120通过连接端子Vdd和Vss与电源140连接，并通过连接端子VCLl、VCL2、ST、GCL1和GCL2与控制器150连接。电源140向电极布线180供给要被供给到转换元件111的电压Vs，并且向驱动电路120供给用于使开关元件112处于导通状态的第一电压Vdd和用于使该元件处于非导通状态的第二电压Vss。控制器150向驱动电路120供给开始信号OST、移位寄存器190的时钟信号Φνα?和Φνα2、以及解复用器195的时钟信号OGCLl和OGCL2 (图2A)。开始信号OST是用于开始移位寄存器190的操作的信号(图2A)。开始信号OST、时钟信号Φνα?、Φνα2、OGCLl和OGCL2的最大电压值是VDD，并且，其最小电压值是Vss。时钟信号Φναι和Φνα2具有彼此相差iso度的相位。vDD和Vss被设定以满足I Vdd-Vss I >2VTH，这里，阈值电压Vth是配置驱动电路120的薄膜晶体管的阈值电压。
[0037]图2A是示出驱动电路120的配置例的示图。驱动电路120包含移位寄存器190和解复用器195。移位寄存器190包含相互连接的至少M/2个移位寄存器单元电路191。移位寄存器单元电路191从其头起由A (1)、A (2)、-A (M/2)表示。如图2B所示，移位寄存器单元电路A (η)具有信号输入端子SET、RESET和VCLK、电源输入端子VSS和信号输出端子S0UT。移位寄存器单元电路A (η)的信号输入端子SET与移位寄存器单元电路A (η_1)的信号输出端子SOUT连接。另外，开始信号OST被输入到移位寄存器单元电路A (I)的信号输入端子SET中。移位寄存器单元电路A (η)的信号输入端子RESET与移位寄存器单元电路A (n+1)的信号输出端子SOUT连接。为了确保完成移位寄存器操作，由控制器150等产生的希望的控制信号可被输入到最后级处的移位寄存器单元电路A (M/2)的信号输入端子RESET中。时钟信号OVCLl被输入到奇数移位寄存器单元电路A (η)的信号输入端子VCLK中。信号时钟OVCL2被输入到偶数移位寄存器单元电路A (η)的信号输入端子VCLK中。第二电压Vss被输入到移位寄存器单元电路A (η)的电源输入端子VSS中。移位寄存器单元电路A (η)的信号输出端子SOUT与后面提到的解复用器单元电路B (2η-1)和B (2η)的信号输入端子DIN连接。
[0038]解复用器195包含M个或更多个解复用器单元电路196。解复用器单元电路196从其头起由B (I)、B (2)、-B (M)表示。在本实施例中，两个解复用器单元电路196与一个移位寄存器单元电路191对应。解复用器单元电路196接收移位寄存器单元电路191的输出信号。如图2C所不,解复用器单兀电路B (η)包含信号输入端子DIN和GCLK、电源输入端子VDD和VSS、以及信号输出端子D0UT。时钟信号OGCLl被输入到奇数解复用器单元电路B (η)的信号输入端子GCLK中。时钟信号OGCL2被输入到偶数解复用器单元电路B (η)的信号输入端子GCLK中。第一电压Vdd和第二电压Vss被输入到解复用器单元电路B(η)的相应的电源输入端子VDD和VSS中。解复用器单元电路B (η)的信号输出端子DOUT和与其对应的相应的栅极线连接。
[0039]图2Β示出移位寄存器单元电路A (η)的内部配置的例子。移位寄存器单元电路A(η)包含薄膜晶体管Tl~Τ4和电容元件Cl。图2C示出解复用器单元电路B (η)的内部配置的例子。解复用器单元电路B (η)包含薄膜晶体管Τ5~T9和电容元件C2。第一晶体管Τ6是用于经由输出端子DOUT向栅极线160供给导通电压的晶体管。第二晶体管Τ7是用于经由输出端子DOUT向栅极线160供给非导通电压的晶体管。薄膜晶体管Τ8和T9形成电源电压分别为Vdd和Vss的Ε/Ε逆变器(inverter)。逆变器包含向第二晶体管T7的控制电极(栅电极)供给第一电压Vdd的第三晶体管T8和向第二晶体管T7的控制电极供给第二电压Vss的第四晶体管T9。逆变器接收第一晶体管T6、第二晶体管T7和栅极线160的互连节点DOUT的电势作为输入信号，并且将从输入信号逆变的信号输出到第二晶体管T7的控制电极。在对于逆变器的输入电压(薄膜晶体管T8的栅极电压和薄膜晶体管T9的源极电压)分别为Vdd和Vss的情况下，逆变器的输出电压即点r处的电压Vr为八或VH。满足Vh=Vdd_Vth。\根据作为相对于薄膜晶体管T8的W/L比的薄膜晶体管T9的W/L比的β Ε9改变。
[0040]β Κ9= (W9/L9)/(W8/L8)，
[0041]其中，以下，W表示沟道宽度，L表示沟道长度，下标表示相应的晶体管编号(Tl、T2、…)。例如。第一晶体管T6的沟道宽度和沟道长度分别被定义为W6和1^6。第二晶体管T7的沟道宽度和沟道长度分别被定义为W7和L7。第三晶体管T8的沟道宽度和沟道长度被定义为W8和L8。第四晶体管T9的沟道宽度和沟道长度被定义为W9和L9。三个或更多个解复用器单元电路196可与一个移位寄存器单元电路191连接。例如，在连接四个解复用器单元电路196与一个移位寄存器单元电路191的情况下，移位寄存器单元电路191的数量至少为M/4，并且，采取诸如OGCLl~OGCL4的四个系列的时钟信号。配置开关元件112和驱动电路120的薄膜晶体管中的每一个可由非晶半导体材料(例如，非晶硅)、多晶半导体材料(例如，多晶硅)、有机半导体材料和氧化物半导体材料中的任一种制成。
[0042]下面将单独关于(I)移位寄存器和(2)解复用器描述驱动电路120的操作。这里，薄膜晶体管Tl~T9中的每一个的阈值电压为VTH。在薄膜晶体管的阈值电压相互不同的情况下，如果相关的薄膜晶体管的阈值电压的平均值被定义为Vth，那么可使得以下的讨论有效。
[0043](I)移位寄存器
[0044]将参照图2A、图2B和图3，描述移位寄存器190的操作。开始信号OST被输入到移位寄存器单兀电路A (I)的信号输入端子SET中。时钟信号C1VCLl被输入到信号输入端子VCLK中。移位寄存器单元电路A (2)的输出信号VSOUT (2)被输入到信号输入端子RESET中。移位寄存器单元电路A (I)的输出信号VSOUT (I)被输入到移位寄存器单元电路A (2)的信号输入端子SET中。时钟信号OVCL2被输入到信号输入端子VCLK中。移位寄存器单元电路A (3)的输出信号VSOUT (3)被输入到信号输入端子RESET中。
[0045]图3是示出移位寄存器190的操作的定时图。该示图还示出第一级处的移位寄存、器单元电路A (I)中的点p处的电压Vp (I)的时间变化。
[0046]首先，讨论移位寄存器单元电路A (I)的操作。在时间til处，当开始信号OST上升时，电压Vp (I)通过薄膜晶体管Tl增加到约Vdd-Vth,并且，薄膜晶体管T2进入导通状态。在时间U2处，开始信号OST下降并且时钟信号Φναι上升。时钟信号Φναι被输入到移位寄存器单元电路A (I)的信号输入端子VCLK中，并且，薄膜晶体管Τ2的栅电极和源电极经由电容元件Cl相互连接。因此，电压Vp (I)增加到约(2Vdd-Vss-Vth)(引导操作(bootstrap operation))。这里,如果(2VDD-VSS_VTH)> (VDD+Vth),那么 VSOUT (1)=VDD。在时间ti3处，当时钟信号Φναι下降并且时钟信号Φνα2上升时，vsouT (2) = vDD成立。因此，薄膜晶体管T3和T4变得导通，并且，VSOUT (I) = Vss成立。
[0047]下面，讨论第二移位寄存器单元电路A (2)的操作。移位寄存器单元电路A (2)在时间tl2处被VSOUT (I)= Vdd的状态触发，从而以与移位寄存器单元电路A (I)类似的方式操作，相对于移位寄存器单元电路A (I)具有规定时间段(=tl3-tl2)的延迟。
[0048]类似地，移位寄存器单元电路A (n+1)以与移位寄存器单元电路A (η)类似的方式操作，相对于移位寄存器单元电路A (η)具有规定时间的延迟。如图3所示，重复的操作允许移位寄存器190依次向VSOUT (η)供给Vdd电压脉冲。
[0049](2)解复用器
[0050]将参照图2Α、图2C、图4、图5和图6，描述解复用器195的操作。图4是详细示出驱动电路120的先头部分的电路图。该示图示出移位寄存器单元电路A (I)以及解复用器单元电路B (I)和B (2)。解复用器单元电路B (I)和B (2)的信号输出端子DOUT处的输出电压分别被定义为对于第一行和第二行的栅极线的输出电压Vg (I)和Vg (2)。解复用器195可以在正常模式、像素加算模式和交错模式中的任何模式中操作。
[0051](2-1)正常模式
[0052]图5是示出正常模式中的解复用器单元电路B (I)和B (2)的操作的定时图。时钟信号OGCLl和OGCL2具有彼此相差180度的相位。还示出解复用器单元电路B (I)和B (2)中的点q和r处的电压Vq (l)、Vq (2)、Vr (I)和Vr (2)的时间变化。以下将依次描述操作。
[0053](A)时间t21之前
[0054]VSOUT (I) = Vq (I) = Vq (2) = Vss成立，并且薄膜晶体管T6和T6'处于非导通状态。满足Vr (I) = Vr (2) = Vh和Vg (I) = Vg (2) = Vss。薄膜晶体管T7和T7'处于导通状态。
[0055](B)时间 t21
[0056]当满足VSOUT (I)= Vdd时，电压Vq (I)和Vq (2)充电到Vdd-Vtho结果，薄膜晶体管T6和T6'处于导通状态，直到后述的时间t26。满足OGCLl = OGCL2 = Vss和Vr (I)=Vr (2)=Vh。薄膜晶体管T7和T7'处于导通状态。满足Vg (I)=Vg (2) = Vsso即，当第二晶体管T7和T7'处于导通状态时，第一晶体管T6和T6'从非导通状态变为导通状态。
[0057](C)时间 t22
[0058]栅极线具有成分是金属材料的电阻、像素区域中的栅极线与信号线之间的相交电容、以及直到像素区域的各种布线的相交电容的寄生电阻RpaM和寄生电容Cpara。因此，栅极线以约τ = RparaXCpara (秒)的延迟被充电和放电。在时刻t22处，当时钟信号OGCLl上升时，电压Vg (I)不立即改变，并且，满足Vg (I) = Vss,Vq (I) = Vdd-Vth和Vr (1) = VH。薄膜晶体管T7处于导通状态。
[0059](D)时间 t23
[0060]当在时间t22之后大约经过时间段τ时，由于薄膜晶体管Τ6的栅电极和源电极经由电容元件C2相互连接，因此，电压Vq (I)增加到2Vdd-Vss_Vth并且电压Vg (I)变为恒定值(=VDD)。此时，电压Vr (I)变为由薄膜晶体管T8和T9的沟道电阻比确定的值(=八)，并且，薄膜晶体管T7进入非导通状态。如上所述，在栅极线160的电压Vg (I)变为导通电压Vdd之后，第四晶体管T9变为导通，电压Vr (I)变为电压\，并且，第二晶体管T7进入非导通状态。在栅极线160的电压变为导通电压Vdd之后，第二晶体管T7的控制电极的电压Vr (I)变为不大于第二晶体管T7的阈值电压Vth的电压\。
[0061](E)时间 t24
[0062]在时刻t24处，当变得满足OGCLl = Vss时，与时间t22同样，电压Vg (I)不立即改变，并且，满足Vg (I) = VDD、Vq (I) = 2Vdd-Vss-Vth和Vr (I) = Vl。薄膜晶体管T7处于非导通状态。
[0063](F)时间 t25
[0064]当在时间t24之后大约经过时间段τ时，电压Vq (I)降低到VDD_VTH。满足Vg
(1)= Vss和Vr (I) = VH。薄膜晶体管T7进入导通状态。然后，直到时间t26，保持满足OGCLl = Vss 和 Vg (I) = Vss 的状态。
[0065](G)时间t25之后
[0066]解复用器单元电路B (2)以与以上方式类似的方式操作。即，如上所述，电压Vq
(2)、Vr(2)和Vg (2)以及薄膜晶体管T7,的导通/非导通状态根据时钟信号OGCL2的转变而改变。
[0067](H)时间 t26
[0068]满足VSOUT (I) = Vsso薄膜晶体管T6和T6'进入非导通状态。薄膜晶体管T7和 T7'均处于导通状态。满足 Vg (I) = Vg (2) = Vss 和 Vr (I) = Vr (2) = VH。
[0069](I)时间t26之后
[0070]除非VSOUT (I)重新变为VDD，否则薄膜晶体管T6和T6'保持于非导通状态。薄膜晶体管T7和T7,均保持于导通状态。稳定地保持Vg (I) = Vg (2) = Vss和Vr (I)=Vr (2) = Vh的状态。即，不管时钟信号OGCLl和OGCL2的状态如何，第一行和第二行上的栅极线都通过处于导通状态的薄膜晶体管T7和T7,与第二电压Vss连接，并且不处于浮置状态。
[0071]如上所述，从(A)到(I)，薄膜晶体管T6和T7 (T6'和T7')中的至少一个处于导通状态。因此，第一行(第二行)上的栅极线不进入浮置状态。与移位寄存器单元电路A
(2)、A (3)、…的操作一致地，解复用器单元电路B (3)和随后的电路以类似的方式操作。第三行及以后行上的栅极线不处于浮置状态。
[0072]—般地，电源140具有的电流供给容量比控制器150具有的电流供给容量多，并且更耐受由外部电磁场导致的噪声。为了提高检测装置100的图像质量，不施加第一电压Vdd的时间段期间的栅极线可不仅与由控制器150产生的时钟信号OGCLl连接，而且与由电源140供给的第二电压Vss连接。在本实施例中，薄膜晶体管T7 (与美国2008/0316156中的Tr28对应)处于导通状态的时间段比美国2008/0316156中的长。结果，本实施例允许非选择时段期间的栅极线在更长时间中与第二电压Vss连接，并且，可实现高的图像质量。
[0073](2_2)像素加算模式
[0074]图6是示出像素加算模式中的解复用器单元电路B (I)和B (2)的操作的定时图。像素加算模式与正常模式的不同在于，时钟信号OGCLl和OGCL2具有相同的相位。因此，可同时驱动奇数行和偶数行上的栅极线电势。结果，可通过读出电路130读取由驱动电路120选择的两个行上的像素110的合成信号电荷。
[0075](2-3)交错模式
[0076]图7是示出交错模式中的解复用器单元电路B(I)和B(2)的操作的定时图。交错模式与正常模式的不同在于，第一电压Vdd的脉冲仅在奇数帧上被供给到时钟信号OGCLl，并且，第一电压Vdd的脉冲仅在偶数帧上被供给到时钟信号OGCL2。美国2008/0316156公开了这种模式中的驱动操作。但是，在美国2008/0316156中，奇数行和偶数行均与共用的移位寄存器单元电路连接。因此，在奇数帧上，与不读取信号的偶数行上的栅极线连接的薄膜晶体管T7'也处于非导通状态。在本实施例中，奇数帧中的薄膜晶体管T7'(偶数帧中的薄膜晶体管T7)总是处于导通状态。结果，在本实施例中，可实现高的图像质量。特别地，在将三个或更多个解复用器单元电路196连接到一个移位寄存器单元电路191的情况下，根据本发明，可望明显提高图像质量。
[0077]图14示出适用于本实施例的各薄膜晶体管的沟道宽度和沟道长度的例子。定义Cl = 0.5pF和C2 = 10pF。从时间t22到时间t23，逆变器确切地逆变，并且，电压Vg(I)增加到Vddo因此，相对于薄膜晶体管 T7的W/L比，薄膜晶体管T6的W/L比(=(ff6/L6)/ (W7/L7))被设为至少具有相等的值。例如，在本实施例中，该值为2。为了允许时间t23处的薄膜晶体管T7基本上被视为非导通状态，需要同时满足以下的条件(a)和(b)中的任一个。
[0078](a)薄膜晶体管T7的沟道电阻为薄膜晶体管T6的沟道电阻的100倍或更大
[0079]为了允许时间t23处的薄膜晶体管T7基本上被视为非导通状态，此时的输出电压Vg (η)的电压误差需要为1%或更小，即，需要满足Λ = (VDD-Vg (n))/ (Vdd-Vss)≤0.01。为了满足该条件，薄膜晶体管Τ7的沟道电阻同时需要为薄膜晶体管Τ6的沟道电阻的100倍或更大。即，在栅极线160的电压变为导通电压Vdd之后，第二晶体管Τ7与第一晶体管Τ6的沟道电阻比需要为100倍或更大。
[0080]为了验证是否满足该条件，可实际测量同时的电压Vg(n)。事实上，通过使用适当的电路模型(RPI非晶硅(RPI a-Si):H TFT模型或RPI多晶硅(RPI poly-Si) TFT模型)，可执行驱动电路120上的SPICE仿真以获取电压Vg (η)。事实上，如果薄膜晶体管Τ6~T9的W/L被选择以满足以下的关系，那么该条件可被视为得到满足。在根据逐渐沟道近似估计Τ6~T9的沟道电阻的情况下，可通过选择(W6/L6)/(W7/L7)和i3K9=(W9/L9)/(W8/L8)以满足下式的关系，估计△ <0.01。
[0081 ][0082]
【权利要求】
1.一种有源矩阵面板，包括: 与多个晶体管的控制电极连接的栅极线；和 向所述栅极线供给导通电压和非导通电压的驱动电路， 其中，所述驱动电路包括移位寄存器和解复用器，所述移位寄存器包含相互连接的多个移位寄存器单元电路，所述解复用器包含所述移位寄存器单元电路的输出信号所输入的多个解复用器单元电路， 所述解复用器单元电路包含用于向所述栅极线供给导通电压的第一晶体管和用于向所述栅极线供给非导通电压的第二晶体管，并且， 当第二晶体管处于导通状态时，第一晶体管从非导通状态变为导通状态。
2.根据权利要求1的有源矩阵面板，其中，在所述栅极线的电压变为导通电压之后，第二晶体管进入非导通状态。
3.根据权利要求1的有源矩阵面板，其中，所述解复用器单元电路还包含逆变器，所述逆变器接收第一晶体管、第二晶体管与栅极线之间的互连节点的电势作为输入信号并且将所述输入信号逆变的信号输出到第二晶体管的控制电极，并且， 所述逆变器包含向第二晶体管的控制电极供给第一电压的第三晶体管和向第二晶体管的控制电极供给第二电压的第四晶体管。
4.根据权利要求1的有源矩阵面板，其中，在所述栅极线的电压变为导通电压之后，第二晶体管与第一晶体管的沟道电阻比变为100倍或更大。
5.根据权利要求3的有源矩阵面板， 其中，如果第一电压为VDD、第二电压为Vss、第一晶体管的沟道宽度和沟道长度分别为W6和L6、第二晶体管的沟道宽度和沟道长度分别为W7和L7、第三晶体管的沟道宽度和沟道长度分别为W8和L8、第四晶体管的沟道宽度和沟道长度分别为W9和L9并且第一到第四晶体管的阈值电压的平均值为Vth，那么满足下式:
6.根据权利要求5的有源矩阵面板，其中，在所述栅极线的电压变为导通电压之后，第二晶体管的控制电极的电压变得等于或低于第二晶体管的阈值电压。
7.根据权利要求6的有源矩阵面板，其中，满足下式:
8.根据权利要求5的有源矩阵面板，其中， 所述解复用器单元电路包含连接于第二晶体管的控制电极与第三电压Vee的节点之间的第五晶体管，并且， 如果第五晶体管的沟道宽度和沟道长度分别为Wltl和Lltl、满足β R9= (W9/L9) / (ff8/L8)和βΚ1ο= (WlcAlci)/(W8/L8)并且第一到第五晶体管的阈值电压的平均值为Vth，那么满足下式:
9.根据权利要求8的有源矩阵面板，其中，满足下式:
10.一种检测装置，包括: 根据权利要求1的有源矩阵面板；和 与多个晶体管关联并将放射线转换成电荷的多个转换元件。
11.一种检测系统，包括: 根据权利要求10的检测装置； 处理来自所述检测装置的信号的信号处理单元； 用于显示来自所述信号处理单元的信号的显示单元；和 用于传送来自所述信号处理单元的信号的传送处理单元。
【文档编号】G09G3/36GK103474037SQ201310223653
【公开日】2013年12月25日 申请日期:2013年6月6日 优先权日:2012年6月6日
【发明者】大藤将人, 望月千织, 渡边实, 横山启吾, 川锅润, 藤吉健太郎, 和山弘 申请人:佳能株式会社