显示板的制作方法

显示板的制作方法
【专利摘要】一种显示装置包括：显示区域，其包括栅极线和数据线；以及，栅极驱动器，其连接到所述栅极线的一端，所述栅极驱动器包括在基板上集成的至少一级，并且被配置来输出栅极电压，其中，所述级包括逆变器单元和输出单元，其中，所述输出单元包括第一晶体管和第一电容器。所述第一晶体管包括被施加时钟信号的输入端、连接到所述逆变器单元的节点Q的控制端和连接到栅极电压输出端的输出端，其中通过所述栅极电压输出端来输出所述栅极电压。从所述逆变器输出的逆变器电压低于由所述输出单元输出的所述栅极电压。
【专利说明】显不板
【技术领域】
[0001]本发明涉及一种显示板。
【背景技术】
[0002]平板显示器包括栅极驱动器和数据驱动器，用于驱动连接到栅极线和数据线的像素。栅极驱动器包括多个级，该多个级可以包括薄膜晶体管。当栅极驱动器通过栅极线向像素供应栅极信号时，可能在栅极驱动器中包括的薄膜晶体管中产生泄漏电流。

【发明内容】

[0003]根据本发明的一个示例性实施例的一种显示装置包括:显示区域，其包括栅极线和数据线；以及，栅极驱动器，其连接到所述栅极线的一端，所述栅极驱动器包括在基板上集成的至少一级，并且被配置来输出栅极电压，其中，所述级包括逆变器单元和输出单元，其中，所述输出单元包括第一晶体管和第一电容器，其中，所述第一晶体管包括被施加时钟信号的输入端、连接到所述逆变器单元的节点(例如，节点Q)的控制端和连接到栅极电压输出端的输出端，通过所述栅极电压输出端来输出所述栅极电压，并且其中，从所述逆变器输出的逆变器电压低于由所述输出单元输出的所述栅极电压。
[0004]所述逆变器单元可以包括连接到所述逆变器电压的至少两个晶体管。
[0005]所述级可以进一步包括噪声去除单元，所述噪声去除单元具有至少第一晶体管对，所述第一晶体管对包括被配置来接收所述逆变器的输出电压的控制端、连接到所述节点Q的输入端和连接到所述逆变器电压的输出端。
[0006]所述级可以进一步包括下拉单元，所述下拉单元具有至少第二晶体管对，所述第二晶体管对包括被配置来接收下一级的输出的控制端、连接到所述节点Q的输入端和连接到所述逆变器电压的输出端。
[0007]所述噪声去除单元可以进一步包括至少一个晶体管，所述至少一个晶体管包括被配置来接收前一级的逆变器的输出电压的控制端、连接到所述栅极电压输出端的输入端和连接到所述栅极电压的输出端。
[0008]所述级可以进一步包括发送信号发生器，所述发送信号发生器具有至少一个晶体管，所述至少一个晶体管包括被配置来接收所述时钟信号的输入端、连接到所述节点Q的控制端和连接到被配置来输出发送信号的发送信号输出端的输出端。
[0009]所述下拉单元可以进一步包括至少一个晶体管，所述至少一个晶体管包括被配置来接收下一级的输出的控制端、连接到所述发送信号输出端的输入端和连接到所述逆变器电压的输出端。
[0010]所述下拉单元可以进一步包括至少一个晶体管，所述至少一个晶体管被配置来接收第二下一级的输出，并且包括连接到所述节点的输入端和连接到所述逆变器电压的输出端。
[0011]所述晶体管的至少一个可以包括氧化物半导体。[0012]所述级可以进一步包括下拉单元，所述下拉单元包括至少一个晶体管对，所述至少一个晶体管对具有被配置来接收下一级的输出的控制端、连接到所述节点的输入端和连接到所述栅极电压的输出端。
[0013]所述级可以进一步包括下拉单元，所述下拉单元包括至少一个晶体管，所述至少一个晶体管包括被配置来接收下一级的输出的控制端、连接到所述节点的输入端和连接到所述逆变器电压的输出端。
[0014]所述级可以进一步包括下拉单元，所述下拉单元包括至少一个晶体管，所述至少一个晶体管具有被配置来接收下一级的输出的控制端、连接到所述节点的输入端和连接到所述栅极电压的输出端。
[0015]所述级可以进一步包括噪声去除单元，所述噪声去除单元包括至少一个晶体管，所述至少一个晶体管包括被配置来接收所述逆变器的输出电压的控制端、连接到所述节点的输入端和连接到所述逆变器电压的输出端。
[0016]根据本发明的一个示例性实施例的一种显示装置包括:显示区域，其包括栅极线和数据线；以及，栅极驱动器，其连接到所述栅极线的一端，所述栅极驱动器包括在基板上集成的至少一级并且被配置来输出栅极电压，其中，所述级包括逆变器单元和输出单元，其中，所述输出单元包括第一晶体管和第一电容器，其中，所述第一晶体管包括被施加时钟信号的输入端、连接到所述逆变器的节点(例如，节点Q)的控制端和连接到栅极电压输出端的输出端，所述数据电压通过所述栅极电压输出端而被输出，并且其中，从所述逆变器输出的低压是由所述输出单元输出的所述栅极电压。
[0017]所述逆变器单元可以包括至少两个晶体管，所述至少两个晶体管包括连接到比所述栅极电压低的逆变器电压的输出端。
【专利附图】

【附图说明】
[0018]图1是图示根据本发明的一个示例性实施例的显示板的俯视平面图。
[0019]图2是图示图1的栅极驱动器和栅极线的框图。
[0020]图3是图示根据本发明的一个示例性实施例的栅极驱动器的级的放大电路图。
[0021]图4是图示包括氧化物半导体的薄膜晶体管的电流对电压的图形。
[0022]图5至图7是示出根据本发明的一个示例性实施例的栅极驱动器的操作特性的时序图。
[0023]图8至图12是根据本发明的示例性实施例的在栅极驱动器中的级的放大电路图。
[0024]图13是图示根据一个示例性实施例的栅极驱动器和栅极线的框图。
[0025]图14是图示在图13的栅极驱动器中的级的放大电路图。
[0026]图15至图19是图示根据本发明的示例性实施例的在栅极驱动器中的级的放大电路图。
[0027]图20是图示根据本发明的一个示例性实施例的显示装置的俯视平面图。
[0028]图21是图示在图20的示例性实施例中使用的时钟信号的波形图。
【具体实施方式】
[0029]以下将参考附图详细描述本发明的实施例。然而，本发明可以以许多不同的形式被体现，并且不应当被解释为限于在此阐述的实施例。
[0030]贯穿说明书和附图，相似的附图标号可以指示相似或类似的元件。可以明白，当元件被称为“在另一个元件上”、“连接到另一个元件”或“耦合到另一个元件”时，它可以直接地在该另一个元件上、连接到或稱合到该另一个元件，或者可以存在中间的元件。
[0031 ] 如在此使用，单数形式“一个”和“该”意欲也包括复数形式，除非上下文清楚地另外指示。
[0032]图1是图示根据本发明的一个示例性实施例的显示装置的俯视平面图。
[0033]参见图1，根据本发明的一个示例性实施例的显示板100包括显示区域300，用于显示图像；以及，栅极驱动器500，用于向显示区域300的栅极线施加栅极电压。显示区域300的数据线被施加来自在附接到显示板100的、诸如柔性印刷电路(FPC)膜450的膜上形成的数据驱动器IC460的数据电压。栅极驱动器500和数据驱动器IC460被信号控制器600控制。印刷电路板(PCB)400形成在诸如柔性印刷电路膜450的膜外部，并且从信号控制器600向数据驱动器IC460和栅极驱动器500发送信号。从信号控制器600提供的信号可以包括例如第一时钟信号CKV、第二时钟信号CKVB、扫描开始信号STVP与低电压Vssl和Vss2o低电压Vssl和Vss2的每个具有预定电平。根据本发明的一个不例性实施例,可以提供仅所述低电压之一。
[0034]当显示板100是液晶板时,显示区域300包括薄膜晶体管Trsw、液晶电容器Clc和存储电容器Cst，并且图1示出液晶板的示例。当显示板100是有机发光显示(OLED)板时，显示区域300包括薄膜晶体管和有机发光二极管。本发明不限于液晶板，但是为了说明的目的，将作为示例描述液晶板。
[0035]显示区域300包括多条栅极线Gl-Gn和多条数据线Dl_Dm，该多条数据线Dl-Dm与栅极线Gl-Gn绝缘，并且与栅极线Gl-Gn相交。
[0036]每一个像素PX包括薄膜晶体管Trsw、液晶电容器Clc和存储电容器Cst。薄膜晶体管Trsw的控制端连接到栅极线，薄膜晶体管Trsw的输入端连接到数据线，并且薄膜晶体管Trsw的输出端连接到液晶电容器Clc的一端和存储电容器Cst的一端。液晶电容器Clc的另一端连接到公共电极，并且存储电容器Cst的另一端被从信号控制器600施加存储电压Vest。根据本发明的一个实施例，液晶板的像素PX可以包括另外的构成元件。
[0037]多条数据线Dl-Dm从数据驱动器IC460接收数据电压，并且多条栅极线Gl-Gn从栅极驱动器500接收栅极电压。
[0038]数据驱动器IC460形成在显示板100的上或下侧处，并且连接到在垂直方向上延伸的数据线Dl-Dm。如图1中所示，数据驱动器IC460例如位于显示板100的上侧处。
[0039]栅极驱动器500接收时钟信号CKV和CKVB、扫描开始信号STVP、与栅极截止电压对应的第一低电压Vssl以及比栅极截止电压低的第二低电压Vss2，并且产生栅极电压(栅极导通电压和栅极截止电压)。栅极驱动器500顺序向栅极线Gl-Gn施加栅极导通电压。
[0040]时钟信号CKV和CKVB、扫描开始信号STVP、第一低电压Vssl以及第二低电压Vss2通过在分别包括数据驱动器IC460的柔性印刷电路膜450当中的、与栅极驱动器500最接近的柔性印刷电路膜450被施加到栅极驱动器500。信号CKV、CKVB、STVP、VssI和Vss2被从外部或从信号控制器600通过印刷电路板(PCB) 400发送到该柔性印刷电路膜450。
[0041]图2是图示图1的栅极驱动器和栅极线的框图。[0042]如图2中所示，显示区域300包括多个电阻器Rp和多个电容器Cp。栅极线Gl-Gn具有它们各自的电阻Rp，并且连接到它们各自的液晶电容器Clc和存储电容器Cst。电容Clc和Cst的和被表示为等同电容Cp。如图2中所示，每条栅极线可以被表示为在电路图中连接到电阻器Rp和电容器Cp。可以根据显示区域300的结构和特性来改变电阻器Rp和电容器Cp的值。从级SR (例如，SR1、SR2、…)输出的栅极电压被发送到其对应的栅极线。
[0043]栅极驱动器500包括彼此相关地连接的多个级SRl、SR2、SR3、SR4、…。级SRl、SR2、SR3、SR4、…的每一个包括三个输入端IN1、IN2和IN3、一个时钟输入端CK、两个电压输入端Vinl和Vin2、输出栅极电压的栅极电压输出端OUT、发送信号输出端CRout和逆变器信号输出端IVTout。
[0044]第一输入端INl连接到前一级的发送信号输出端CRout，并且接收前一级的发送信号CR。第一级没有前一级,并且向该第一级的第一输入端INl施加扫描开始信号STVP。
[0045]第二输入端IN2连接到下一级的发送信号输出端CRout，并且接收下一级的发送信号CR。
[0046]连接到第(η-1)栅极线Gn-1的级SR(n_l)和连接到第η栅极线Gn的级SRn可以具有两个下一个假级SR(n+l)和SR(n+2)，用于接收发送信号CR。假级SR(n+l)和SR(n+2)与不同的级SRl-SRn不同地产生和输出假栅极电压。从级SRl-SRn输出的栅极电压通过它们各自的栅极线被发送到它们各自的像素，使得可以向用于图像的显示的它们各自的像素施加数据电压。然而，假级SR(n+l)和SR(n+2)不连接到栅极线或者连接到不显示图像的假像素的栅极线。
[0047]第三输入端IN3连接到前一级的逆变器信号输出端IVTout，并且接收前一级的逆变器信号IVT。第一级没有前一级，并且可以将与第一级对应的独立信号产生和输入到第一级的第三输入端IN3，或者，假级SR(n+l)和SR(n+2)可以产生具有适当定时的信号，并且将该信号发送到第一级的第三输·入端IN3。例如，在当从对应的级施加栅极导通电压时的部分IH期间，具有施加低电压Vssl或Vss2的定时的信号被称为输出控制信号0CS。
[0048]时钟端CK被施加时钟信号，并且在多个级中，奇数级的时钟端CK被施加第一时钟信号CKV，并且偶数编号的时钟端CK被施加第二时钟信号CKVB。第一时钟信号CKV和第二时钟信号CKVB分别具有相反的相位。
[0049]第一电压输入端Vinl被施加与栅极截止电压对应的第一低电压Vssl,并且第二电压输入端Vin2被施加比第一低电压Vssl低的第二低电压Vss2。根据本发明的不例性实施例，第一低电压Vssl和第二低电压Vss2可以具有各种值。例如，根据本发明的一个不例性实施例，第一低电压Vssl是-6V,并且第二低电压Vss2是-10V。第二低电压Vss2低于第一低电压Vssl。
[0050]现在描述栅极驱动器500的操作。
[0051]第一级SRl通过时钟输入端CK接收从外部提供的第一时钟信号CKV、通过第一输入端INl接收扫描开始信号STVP，通过第一和第二电压输入端Vinl和Vin2来接收第一和第二低电压Vssl和Vss2，通过第二输入端IN2接收分别从第二级SR2提供的发送信号CR，并且通过第三输入端IN3接收输出控制信号，并且通过栅极电压输出端OUT来向第一栅极线输出栅极导通电压。发送信号输出端CRout输出发送信号CR，并且向第二级SR2的第一输入端INl发送发送信号CR，并且逆变器信号输出端IVTout向第二级SR2的第三输入端IN3发送逆变器信号IVT。
[0052]第二级SR2通过时钟输入端CK接收从外部提供的第二时钟信号CKVB，通过第一输入端INl接收第一级SRl的发送信号CR，通过第一和第二电压输入端Vinl和Vin2来接收第一和第二低电压Vssl和Vss2，通过第二输入端IN2接收从第三级SR3提供的发送信号CR，并且通过第三输入端IN3接收从第一级SRl提供的逆变器信号IVT，并且通过栅极电压输出端OUT来向第二栅极线输出栅极导通电压。发送信号CR通过发送信号输出端CRout被输出，并且被发送到第三级SR3的第一输入端INl和第一级SRl的第二输入端IN2。逆变器信号IVT被从逆变器信号输出端IVTout发送到第三级SR3的第三输入端IN3。
[0053]第三级SR3通过时钟输入端CK接收从外部提供的第一时钟信号CKV，通过第一输入端INl接收第二级SR2的发送信号CR，通过第一和第二电压输入端Vinl和Vin2来接收第一和第二低电压Vssl和Vss2，通过第二输入端IN2接收从第四级SR4提供的发送信号CR，并且通过第三输入端IN3来接收从第二级SR2提供的逆变器信号IVT，并且通过栅极电压输出端OUT来向第三栅极线输出栅极导通电压。发送信号CR通过发送信号输出端CRout被输出，并且被发送到第四级SR4的第一输入端INl和第二级SR2的第二输入端IN2。逆变器信号IVT被从逆变器信号输出端IVTout发送到第四级SR4的第三输入端IN3。
[0054]第η级SRn通过时钟输入端CK接收从外部提供的第一时钟信号CKV或第二时钟信号CKVB，通过第一输入端INl接收第(η-1)级SR (η_1)的发送信号CR，通过第一和第二电压输入端Vinl和Vin2来接收第一和第二低电压Vssl和Vss2，通过第二输入端IN2接收从第(n+1)级SR(n+l)(假级)分别提供的发送信号CR，并且通过第三输入端IN3来接收从第(η-1)级SRn-1提供的逆变器信号IVT，并且通过栅极电压输出端OUT来向第η栅极线输出栅极导通电压。发送信号CR通过发送信号输出端CRout被输出，并且被发送到第(n+1)级SR (n+1)(假级)的第一输入端INl和第(η-1)级SR(n_l)的第二输入端IN2。逆变器信号IVT被从逆变器信号输出端IVTout发送到第(n+1)级SRn+Ι (假级)。
[0055]图3是图示根据本发明的一个示例性实施例的栅极驱动器的级的放大电路图。
[0056]参见图3，根据本发明的一个示例性实施例的栅极驱动器500的级SR包括输入单元511、逆变器单元512、发送信号发生器513、输出单元514、噪声去除单元515和下拉单元516。
[0057]输入单元511包括一个晶体管(第4晶体管Tr4)。第4晶体管Tr4的输入端和控制端共同连接(例如，被称为“二极管连接”)到第一输入端IN1，并且第4晶体管Tr4的输出端连接到节点Q (以下称为第一节点)。输入单元511当第一输入端INl被施加高电压时向节点Q发送该高电压。
[0058]逆变器单元512包括四个晶体管(第12晶体管Tr 12、第7晶体管Tr7、第8晶体管Tr8和第13晶体管Trl3)。第12晶体管Trl2的输入端二极管连接到控制端，并且连接到时钟输入端CK，并且第12晶体管Trl2的输出端连接到第7晶体管Tr7的控制端和第13晶体管Trl3的输入端。第7晶体管Tr7包括连接到第12晶体管Trl2的输出端的控制端、连接到时钟输入端CK的输入端和连接到节点I (称为逆变器节点或第二节点)的输出端。第8晶体管TrS包括连接到当前级的发送信号输出端CRout的控制端、连接到节点I的输入端和连接到第二电压输入端Vin2的输出端。第13晶体管Trl3包括连接到第12晶体管Trl2的输出端的输入端、连接到当前级的发送信号输出端CRout的控制端和连接到第二电压输入端Vin2的输出端。当高信号作为时钟信号被施加到级时，该时钟信号通过第12和第7晶体管Trl2和Tr7被发送到第8和第13晶体管Tr8和Trl3的输入端，并且节点I具有高压。当从当前级的发送信号输出端CRout输出发送信号CR时，所发送的高信号将节点I的电压降低到第二低电压VSS2。因此，逆变器单元512的节点I具有与当前级的发送信号CR和栅极导通电压的电压电平相反的电压电平。
[0059]发送信号发生器513包括一个晶体管(第15晶体管Trl5)。第15晶体管Trl5的输入端连接到时钟端CK，并且接收第一时钟信号CKV或第二时钟信号CKVB，第15晶体管Trl5的控制端连接到输入单元511的输出端，例如，节点Q，并且，第15晶体管Trl5的输出端连接到输出发送信号CR的发送信号输出端CRout。可能在第15晶体管Trl5的控制端和输出端之间产生寄生电容。第15晶体管Trl5的输出端连接到噪声去除单元515、下拉单元516和发送信号输出端CRout，并且接收第二低电压Vss2。因此，当发送信号CR低时，发送信号CR的电压值是第二低电压Vss2。
[0060]输出单兀514包括一个晶体管(第I晶体管Trl)和一个电容器(第一电容器Cl)。第I晶体管Trl的控制端连接到节点Q，并且第I晶体管Trl的输入端通过时钟端CK来接收第一时钟信号CKV或第二时钟信号CKVB。在第I晶体管Trl的控制端和输出端之间形成第一电容器Cl。第I晶体管Trl的输出端连接到栅极电压输出端OUT。第I晶体管Trl的输出端连接到噪声去除单元515和下拉单元516，并且因此通过噪声去除单元515和下拉单元516连接到第一电压输入端Vinl。因此，栅极截止电压是第一低电压Vssl。输出单元514根据节点Q的电压和时钟信号CKV来输出栅极电压。通过节点Q的电压在第I晶体管Trl的控制端和输出端之间产生电压差，并且当在第一电容器Cl中充电该电压差并且然后通过时钟信号来施加高电压时，在提高该充电电压时，该高电压被输出为栅极导通电压。
[0061]噪声去除单元515被节点I的输出控制，并且包括5个晶体管(第3晶体管Tr2、第10和第10-1晶体管TrlO和TrlO-UlI 11晶体管Trll和第11-1晶体管Trll_l)。第3晶体管Tr3包括连接到节点I的控制端、连接到栅极电压输出端OUT的输入端和连接到第一电压输入端Vinl的输出端。第3晶体管Tr3根据节点I的电压将栅极电压输出端OUT的电压改变为第一低电压Vssl。第10和第10-1晶体管TrlO和TrlO-1构成晶体管对。第10晶体管TrlO的输出端连接到第10-1晶体管TrlO-1的输入端。第10和10_1晶体管TrlO和TrlO-1的控制端连接到同一端(以下简称为“另外连接”)，并且连接到节点I。该晶体管对的输入端连接到节点Q，并且该晶体管对的输出端连接到第二电压输入端Vin2。第10和第10-1晶体管TrlO和TrlO-1根据节点I的电压将节点Q的电压改变为第二低电压Vss2。一对另外连接的晶体管将在第二低电压和节点I之间的电压差分压，使得可以降低节点Q的泄漏电流。根据本发明的一个示例性实施例，第10和第10-1晶体管TrlO和TrlO-1可以具有另外连接到晶体管TrlO和TrlO-1的至少另一个薄膜晶体管。在该情况下，该另一个晶体管的输入端或输出端可以连接到晶体管对的输入端或输出端，并且该另一个晶体管的控制端可以连接到同一节点I。第11晶体管Trll包括连接到节点I的控制端、连接到发送信号输出端CRout的输入端和连接到第二电压输入端Vin2的输出端。第11晶体管Trll根据节点I的电压将发送信号输出端CRout的电压改变为第二低电压Vss2。第11-1晶体管Trll-1包括通过第三输入端IN3连接到前一级的节点I的控制端、连接到栅极电压输出端OUT的输入端和连接到第一电压输入端Vinl的输出端。第ll-ι晶体管Trll-1根据前一级的节点I的电压(逆变器输出)来将栅极电压输出端OUT的电压改变为第一低电压Vssl。第3晶体管Tr3通过当前级的逆变器输出将栅极电压输出端OUT改变为第一低电压Vssl，并且第11-1晶体管Trll-1通过前一级的逆变器输出将栅极电压输出端OUT改变为第一低电压Vssl。
[0062]下拉单元516被下一级的发送信号CR控制。下拉单元516包括四个晶体管(第2晶体管Tr2、第9晶体管Tr9、第9_1晶体管Tr9_l和第17晶体管Trl7)。第二晶体管Tr2包括连接到第二输入端IN2的控制端、连接到栅极电压输出端OUT的输入端和连接到第一电压输入端Vinl的输出端。第2晶体管Tr2根据下一级的发送信号CR将栅极电压输出端OUT的电压改变为第一低电压Vssl。第9和9-1晶体管Tr9和Tr9_l构成晶体管对。第9-1晶体管Tr9-1的输入端和第九晶体管Tr9的输出端彼此连接。第9和9_1晶体管Tr9和Tr9-1的控制端连接到同一端。换句话说，第9和9-1晶体管Tr9和Tr9_l彼此另外连接。第9和9-1晶体管Tr9和Tr9-1的控制端连接到第二输入端IN2。晶体管对的输入端连接到节点Q，并且晶体管对的输出端连接到第二电压输入端Vin2。一对另外连接的晶体管将在第二低电压和要施加的下一级的进位信号之间的电压差(例如，低电压差)分压，使得可以降低节点Q的泄漏电流。根据本发明的一个示例性实施例，第9和9-1晶体管Tr9和Tr9-1可以具有另外连接到第9和9-1晶体管Tr9和Tr9_l的至少另一个薄膜晶体管。在该情况下，另一个晶体管的输入端或输出端可以连接到晶体管对的输入端或输出端，并且该另一个晶体管的控制端可以连接到同一第二输入端IN2。第17晶体管Trl7包括连接到第二输入端IN2的控制端、连接到发送信号输出端CRout的输入端和连接到第二电压输入端Vin2的输出端。
[0063]栅极电压和发送信号CR具有各种电压值。在本发明的一个示例性实施例中，栅极导通电压是25V,栅极截止电压和第一低电压Vssl是-5V，发送信号CR的高电压是25V,并且发送信号CR的低电压和第二低电压Vss2是-10V。
[0064]总之，通过节点Q的电压来操作发送信号发生器513和输出单元514，使得输出级SR输出发送信号CR的高电压和栅极导通电压，通过前一级和下一级的发送信号CR来将发送信号CR从高电压降低到第二低电压Vss2，并且，将栅极导通电压降低为第一低电压Vssl，该第一低电压Vssl然后变为栅极截止电压。
[0065]逆变器单元512的第8晶体管TrS和第13晶体管Trl3的输出端连接到第二低电压Vss2。因此，第二低电压Vss2被提供为节点I的低电压。这影响噪声去除单元515的晶体管，其中噪声去除单元515具有接收作为逆变器的输出的节点I的电压的控制端。例如，对于第10和10-1晶体管TrlO和TrlO-Ι，不产生在控制端的电压(节点I的电压)中的低电压(第二低电压Vss2)和输出端的电压(第二低电压Vss2)之间的电压电平差，使得在薄膜晶体管的源极电极和栅极电极之间的电压差变为0，并且因此，不产生泄漏电流，即使当将氧化物半导体用作薄膜晶体管的通道层时，也可以保持该效果。通常，使用氧化物半导体的薄膜晶体管产生比使用非晶硅的薄膜晶体管产生的泄漏电流大10倍的泄漏电流。在图4中示出使用氧化物半导体的薄膜晶体管的特性。
[0066]图4是图示包括氧化物半导体的薄膜晶体管的电流对电压的图形，其中，水平轴表示在栅极电极和源极电极之间的电压差，并且垂直轴表示在源极电极和漏极电极之间的电流(泄漏电流)。[0067]如图4中所示，使用氧化物半导体的薄膜晶体管对于在电压上的改变敏感，并且泄漏电流突降，并且降低在栅极电极和源极电极之间的电压差可以减小泄漏电流。
[0068]与图3的第8晶体管TrS和第13晶体管Trl3不同，当输出端连接到第一低电压Vssl时，节点I的低电压是-5V，并且在该情况下，第10和10-1晶体管TrlO和TrlO-1被施加-1OV的第二低电压Vss2，并且控制端被施加-5V的低电压，并且因此，产生5V的电压差。参见图4，产生增大大约104倍的较高泄漏电流。如图3中所示，第8晶体管TrS和第13晶体管Trl3的输出端连接到第二低电压Vss2，并且因此，可以减小在噪声去除单元515中包括的晶体管的泄漏电流，并且可以防止因为节点Q的电流导致的在栅极导通电压上的减小。
[0069]为了减小节点Q的电流泄漏，如图3中所示，一对薄膜晶体管具有另外连接的结构，其中，薄膜晶体管之一的输入端连接到另一个薄膜晶体管的输出端，并且薄膜晶体管的控制端连接到同一端。例如，在图3中所示的第9和第9-1晶体管与第10和第10-1晶体管具有另外连接结构。两对晶体管将节点Q的电压降低为第二低电压Vss2。根据下一级的发送信号CR来操作第9和第9-1晶体管Tr9和Tr9_l，并且，通过逆变器输出(节点I的电压)来操作第10和第10-1晶体管TrlO和TrlO-Ι。具有该另外连接的结构的该对晶体管可以比当单独形成晶体管时进一步降低泄漏电流。例如，即使当晶体管因为在被施加到晶体管的控制端的电压和第二低电压之间的电压差而导致处于截止状态中时，也可以产生泄漏电流。当两个晶体管彼此另外连接时，该两个晶体管共享电压差，并且因此，可以通过这些晶体管来降低泄漏电流。例如，在使用氧化物半导体的薄膜晶体管中，如图4中所示，泄漏电流根据在电压上的增大而以指数方式增大，然而，当电压减半时，泄漏电流可能减小超过一半。
[0070]而且，在图3的示例性实施例中，通过由第11-1晶体管Trll-1来使用前一级的节点I的电压(逆变器输出)，在当前级中，浮置的时间段被保持为不浮置，并且由此稳定栅极电压。因此，针对在反转时钟信号的同时产生的噪声，将栅极电压保持为低电压。
[0071]而且，在图3的示例性实施例中，通过使用第17晶体管Trl7，基于下一级的发送信号CR来去除由时钟信号的延迟在发送信号CR的输出端中产生的噪声(毛刺噪声(glitchnoise))。
[0072]而且，在图3的示例性实施例中，省略了用于通过使用第二下一级的例如发送信号CR的信号来稳定当前级的晶体管和布线。根据一个示例性实施例，可以通过该晶体管来稳定当前级的节点Q或节点I的电压，然而，在图3的示例性实施例中，省略晶体管和布线以简化在两级之间的布线连接，并且可以从该级省略一个晶体管，由此减小其大小。因此，在围绕用于在显示装置中显示图像的显示区域的外围区域中包括的栅极驱动器的大小可以被减小，以因此获得减小的边框(bezel)。
[0073]在图3的示例性实施例中，第9和第9-1晶体管的输出端连接到第二低电压Vss2，并且因此，可以减小其间通过在节点Q处产生的延迟来减小栅极电压的时间的延迟。节点Q的电压被减小的低电压，并且因此，栅极电压被迅速地减小为低电压。因此，可以减小用于下拉栅极电压输出端OUT的电压的、例如第2晶体管Tr2的晶体管的大小。通过减小在该级中包括的晶体管的大小，减小了每一个级的大小，并且因此，可以减小显示装置的边框。
[0074]图5至图7是图示根据本发明的一个示例性实施例的栅极驱动器的操作特性的时序图。
[0075]在图5至图7中，实线表示与图3相关地上述的示例性实施例，并且虚线表示比较示例。基于使用氧化物半导体的薄膜晶体管来执行试验。
[0076]根据图5的第一图形，比较示例和图3的示例性实施例示出相同的升高电压。然而，在图3的示例性实施例中，泄漏电流小，并且保持电压，而在该比较示例中，通过在节点Q处的电流泄漏而减小电压。
[0077]而且，在图3的示例性实施例中，将栅极导通电压减小为没有延迟或具有很小延迟的栅极截止电压，而在比较示例中，在大约IH的时间段期间保持预定电平的电压，因为电压在节点Q处迅速减小。
[0078]在图5的第二图形中，发送信号CR的输出具有如在放大视图中所示的噪声。在比较示例中，该噪声也被称为毛刺噪声，并且通过时钟信号来产生。然而，在图3的示例性实施例中，不产生噪声。
[0079]图5示出在比较示例和在图3的示例性实施例中产生的栅极导通电压。栅极导通电压彼此大体相同。在比较示例中，产生适当的栅极导通电压，并且，节点Q的电压和发送信号CR可能长时间异常操作。
[0080]图5示出当在60Hz下执行驱动操作时在图3的示例性实施例中和在比较示例中获得的试验结果。图6示出当在诸如30Hz和IOHz的较低频率下执行驱动操作时获得的结果值。在低频驱动中，该比较示例更清楚地显示了毛刺噪声的出现。然而，在图3的示例性实施例中，驱动操作的结果与当如图5中所示在60Hz下执行驱动操作时获得的结果大体相同。因此，虽然当显示静止图像时减小驱动频率以降低功耗，但是图3的示例性实施例未因为栅极驱动器的输出而引起显示质量的变差。
[0081]图7示出当向时钟信号CKV施加较大负载时获得的具有毛刺噪声的结果波形。
[0082]参见其中施加比一般负载大大约6倍的负载的图7的上部，如在图7的第二图形中所示，在图3的示例性实施例和比较示例中产生比上面结合图5和图6描述的示例大的噪声(毛刺噪声)，但是在图3的示例性实施例中在节点Q或栅极输出处不出现延迟。然而，在比较示例中，当节点Q的电压被减小为低电压时，产生延迟。
[0083]当如图7的下部所示施加比一般负载大大约10倍的负载时，在图3的示例性实施例和比较示例中产生大的噪声(毛刺噪声)，并且在图3的示例性实施例中在节点Q或栅极输出处不出现延迟。然而，在比较示例中，当节点Q的电压被减小为低电压时，产生延迟。
[0084]如上所述，在图3的示例性实施例中，对于栅极电压、节点Q的电压和发送信号获得良好特性。
[0085]图8至图12示出根据本发明的示例性实施例的在栅极驱动器中的级的放大电路图。
[0086]在图8中，第9-1晶体管Tr9_l的输出端连接到第一电压输入端Vinl。
[0087]因此，彼此另外连接的一对晶体管Tr9和Tr9_l允许通过下一级的发送信号CR将当前级的节点Q的电压减小为第一低电压Vssl。
[0088]根据图8的示例性实施例，防止第9和第9-1晶体管Tr9和Tr9_l将节点Q的电压减小为第二低电压Vss2，并且因此，当节点Q的电压被减小为低电压时可能产生延迟，但是下拉单元516的晶体管可以防止因为这样的延迟而出现任何故障。如图5至图7中所示，在比较示例中，栅极导通电压的输出不改变。
[0089]在图9的示例性实施例中，与图3的示例性实施例作比较去除了第17晶体管Trl70
[0090]在图3的示例性实施例中，第17晶体管Trl7通过下一级的发送信号CR将当前级的发送信号CR减小为第二低电压Vss2。然而，第11晶体管Trll可以通过逆变器的输出(节点I的电压)将发送信号CR减小为第二低电压，并且因此，可以使用没有第17晶体管Tr 17的图9的示例性实施例。
[0091]根据一个示例性实施例，第9晶体管Tr9_l的输出端可以连接到第一电压输入端Vinl0
[0092]在图10的示例性实施例中，与图3的示例性实施例作比较去除了第11-1薄膜晶体管 Trl 1-1。
[0093]在图3中，第11-1晶体管Trll-1根据前一级的节点I的电压(逆变器输出)将栅极电压输出端OUT的电压减小为第一低电压Vssl，并且通过由反转时钟产生的前一级的逆变器输出来将栅极电压减小为低电压。然而，根据一个实施例，可以省略用于将栅极电压输出减小为第一低电压的晶体管，因为第二和第三晶体管Tr2和Tr3也可以将栅极电压输出减小为第一低电压。
[0094]在图10的示例性实施例中，像图8的示例性实施例那样，第9-1晶体管Tr9_l的输出端可以连接到第一电压输入端Vinl，或者，像图9的示例性实施例那样，去除第17晶体管 Trl70
[0095]同时，在图11的示例性实施例中，与图3的示例性实施例作比较去除了第9-1和10-1 晶体管 Tr9-1 和 TrlO-1。
[0096]在图11中，在图3的示例性实施例中另外连接的一对晶体管被替换为一个晶体管。在图3中，晶体管对Tr9和Tr9-1与晶体管对TrlO和TrlO-1用于减小泄漏电流。然而，替代地，不是使用该对晶体管，而是可以利用通道的增大的宽度或长度来形成薄膜晶体管。根据一个示例性实施例，可以去除第9-1薄膜晶体管和第10-1薄膜晶体管的仅一个。
[0097]在本发明的一个示例性实施例中，像在图8的示例性实施例中那样，第9晶体管Tr9-1的输出端可以连接到第一电压输入端Vinl，并且像在图9的示例性实施例中那样，可以去除第17晶体管Trl7。
[0098]在图12的示例性实施例中，与图3的示例性实施例作比较，逆变器单元512不是连接到第二低电压Vss2，而是连接到第一低电压Vssl0逆变器单元512的第8和第13晶体管Tr8和Trl3的输出端连接到第一电压输入端Vinl。在图12的示例性实施例中，节点I的电压被减小为第一低电压Vssl，并且因此，可能影响具有用于接收节点I的电压的控制端的晶体管。产生在第10和第10-1晶体管TrlO和TrlO-1的控制端和输出端之间的电压差，并且因此可以产生泄漏电流。然而，当使用不使用氧化物半导体的晶体管时，不产生泄漏电流，或者即使使用使用氧化物半导体的晶体管，也可能通过另外连接如图3中所示的一对晶体管来减小泄漏电流。
[0099]在本发明的一个示例性实施例中，像在图8的示例性实施例中那样，第9-1晶体管Tr9-1的输出端可以连接到第一电压输入端Vinl，像在图9的示例性实施例中那样可以去除第17晶体管Trl7，像在图11的示例性实施例中那样可以去除第9_1或第10_1晶体管Tr9-1或TrlO-1，或者，像在图12的示例性实施例中那样，第8或第13晶体管Tr8和Trl3的输出端可以连接到第二电压输入端Vin2。
[0100]与图8至图12的示例性实施例不同，可以在每级中包括通过接收第二个下一级的发送信号CR而操作的晶体管。
[0101]图13是图示根据一个示例性实施例的栅极驱动器和栅极线的框图，并且，图14是图示在图13的栅极驱动器中的级的放大电路图。
[0102]栅极驱动器500包括彼此相关地连接的多个级SR1、SR2、SR3、SR4、…。该级SR1、SR2、SR3、SR4、…的每一个包括四个输入端IN1、IN2、IN3和IN4、一个时钟输入端CK、两个电压输入端Vinl和Vin2、用于输出栅极电压的栅极电压输出端OUT、发送信号输出端CRout和逆变器信号输出端IVTout。
[0103]第一输入端INl连接到前一级的发送信号输出端CRout，并且接收前一级的发送信号CR。第一级没有前一级，并且因此，向第一级的第一输入端INl施加扫描开始信号STVP。
[0104]第二输入端IN2连接到下一级的发送信号输出端CRout，并且接收下一级的发送信号CR。第四输入端IN4连接到第二个下一级的发送信号输出端CRout，并且接收第二个下一级的发送信号CR。
[0105]连接到第(η-1)栅极线Gn-1的级SR(n_l)和连接到第η栅极线Gn的级SRn可以具有两个假级，用于从下一级和第二个下一级接收发送信号CR。假级SR(n+l)和SR(n+2)(未示出)产生和输出与不同的级SRl-SRn不同的假栅极电压。通过栅极线来发送从级SRl-SRn输出的栅极电压，并且因此，向用于图像的显示的像素施加数据电压。然而，假级SR(n+l)和SR(n+2)不必然连接到栅极线，或者可以连接到不显示图像的假像素的栅极线。
[0106]第三输入端IN3连接到前一级的逆变器信号输出端IVTout，并且接收前一级的逆变器信号IVT。第一级没有前一级，并且因此可以产生独立的信号并输入到第一级的第三输入端IN3，或者，假级SR (n+1)和SR(n+2)可以产生具有适当定时的信号，并且该信号可以被发送到第一级。向第一级的第三输入端IN3输入的信号可以在当第一栅极线Gl被施加栅极导通电压时的部分IH期间是第二低电压Vss2，并且在下一个部分IH期间可以是发送信号CR的高电压(根据一个示例性实施例，其可能变化。在本示例性实施例中，该高电压是大约20V)。如上所述，在当从对应级施加栅极导通电压时的部分IH期间，具有当被施加低电压Vssl或Vss2时的定时的信号以下称为输出控制信号0CS,并且,输出控制信号OCS可以具有在根据一个示例性实施例施加栅极导通电压后的部分IH期间当被施加高电压(发送信号CR的高电压或栅极导通电压)时的定时。以下，例如，作为具有输出控制信号OCS的特性的信号，使用前一级或当前级的逆变器信号IVT。然而，本发明的实施例不限于此。
[0107]时钟端CK被施加时钟信号，并且在多个级当中，奇数编号的级的时钟端CK被施加第一时钟信号CKV，并且偶数编号的级的时钟端CK被施加第二时钟信号CKVB。第一时钟信号CKV和第二时钟信号CKVB具有彼此相反的相位。
[0108]第一电压输入端Vinl被施加与栅极截止电压对应的第一低电压Vssl,并且第二电压输入端Vin2被施加比第一低电压Vssl低的第二低电压Vss2。第一低电压Vssl和第二低电压Vss2可以具有各种值,并且在本不例性实施例中,第一低电压Vssl是大约-6V,并且第二低电压Vss2是大约-10V。第二低电压Vss2低于第一低电压Vssl。[0109]第一级SRl通过时钟输入端CK接收从外部提供的第一时钟信号CKV，通过第一输入端INl接收扫描开始信号STVP，通过第一和第二电压输入端Vinl和Vin2接收第一和第二低电压Vssl和Vss2，通过第二和第四输入端IN2和IN4来接收从第二级SR2和第三级SR3分别提供的发送信号CR，并且通过第三输入端IN3接收输出控制信号，并且因此，通过栅极电压输出端OUT向第一栅极线输出栅极导通电压。发送信号输出端CRout输出发送信号CR，并且发送信号CR被发送到第二级SR2的第一输入端INl，并且逆变器信号IVT被从逆变器信号输出端IVTout发送到第二级SR2的第三输入端IN3。
[0110]第二级SR2通过时钟输入端CK接收从外部提供的第二时钟信号CKVB，通过第一输入端INl接收第一级SRl的发送信号CR，通过第一和第二电压输入端Vinl和Vin2接收第一和第二低电压Vssl和Vss2，通过第二和第四输入端IN2和IN4来接收从第三级SR3和第四级SR4分别提供的发送信号CR，并且通过第三输入端IN3接收从第一级SRl提供的逆变器信号IVT，并且因此，通过栅极电压输出端OUT向第二栅极线输出栅极导通电压。通过发送信号输出端CRout输出发送信号CR,并且发送信号CR被发送到第三级SR3的第一输入端INl和第一级SRl的第二输入端IN2，并且逆变器信号IVT被从逆变器信号输出端IVTout发送到第三级SR3的第三输入端IN3。
[0111]第三级SR3通过时钟输入端CK接收从外部提供的第一时钟信号CKV，通过第一输入端INl接收第二级SR2的发送信号CR，通过第一和第二电压输入端Vinl和Vin2接收第一和第二低电压Vssl和Vss2，通过第二和第四输入端IN2和IN4来接收从第四级SR4和第五级SR5分别提供的发送信号CR，并且通过第三输入端IN3接收从第二级SR2提供的逆变器信号IVT，并且因此，通过栅极电压输出端OUT向第三栅极线输出栅极导通电压。通过发送信号输出端CRout输出发送信号CR,并且发送信号CR被发送到第四级SR4的第一输入端IN1、第一级SRl的第四输入端IN4、第二级SR2的第二输入端IN2，并且逆变器信号IVT被从逆变器信号输出端IVTout发送到第四级SR4的第三输入端IN3。
[0112]通过上面的方法，第η级SRn通过时钟输入端CK接收从外部提供的第一时钟信号CKV或第二时钟信号CKVB，通过第一输入端INl接收第(η-1)级SR2的发送信号CR，通过第一和第二电压输入端Vinl和Vin2接收第一和第二低电压Vssl和Vss2,通过第二和第四输入端IN2和IN4来接收从第(n+1)级SR(n+l)(假级)和第(n+2)级SR(n+2)(假级)分别提供的发送信号CR，并且通过第三输入端IN3接收从第(η-1)级SRn-1提供的逆变器信号IVT，并且因此，通过栅极电压输出端OUT向第η栅极线输出栅极导通电压。通过发送信号输出端CRout输出发送信号CR，并且发送信号CR被发送到第(n+1)级SR (n+1)(假级)的第一输入端IN1、第(n-2)级SR(n-2)的第四输入端IN4和第(n_l)级SR(n_l)的第二输入端IN2，并且逆变器信号IVT被从逆变器信号输出端IVTout发送到第(n+1)级SRn+Ι (假级)。
[0113]参考图14更详细地描述连接到栅极线的栅极驱动器的级SR的结构。
[0114]在图14的示例性实施例中，与图3不同地另外形成第六晶体管Tr6。第6晶体管Tr6包括连接到第四输入端IN4的控制端、连接到节点Q的输入端和连接到第二电压输入端Vin2和第二低电压Vss2的输出端。因此，节点Q的电压被第二个下一级的发送信号CR降低至第二低电压Vss2。在下拉单元516中包括第6晶体管Tr6。
[0115]根据图14的示例性实施例的栅极驱动器500的每一个级SR包括输入单元511、逆变器单元512、发送信号发生器513、输出单元514、噪声去除单元515和下拉单元516。[0116]输入单元511包括一个晶体管(第4晶体管Tr4)。第4晶体管Tr4的输入端和控制端共同连接(二极管连接)到第一输入端IN1，并且第4晶体管Tr4的输出端连接到节点Q (以下称为第一节点)。当第一输入端INl被施加高电压时，输入单元511向节点Q发送高电压。
[0117]逆变器单元512包括四个晶体管(第12晶体管Trl2、第7晶体管Tr7、第8晶体管Tr8和第13晶体管Trl3)。第12晶体管Tr 12包括:通过连接到时钟输入端CK的二极管连接而连接到控制端的一端(输入端)；以及，连接到第7晶体管Tr7的控制端和第13晶体管Trl3的输入端的另一端(输出端)。第7晶体管Tr7包括连接到第12晶体管Trl2的输出端的控制端、连接到时钟输入端CK的输入端和连接到节点I (称为逆变器节点或第二节点)的输出端。第8晶体管TrS包括连接到当前级的发送信号输出端CRout的控制端、连接到节点I的输入端和连接到第二电压输入端Vin2的输出端。第13晶体管Trl3包括连接到第12晶体管Trl2的输出端的输入端、连接到当前级的发送信号输出端CRout的控制端和连接到第二电压输入端Vin2的输出端。通过该连接，当作为时钟信号施加高信号时，通过第12和第17晶体管Trl2和Trl7来向第8和第13晶体管Tr8和Trl3的输入端发送时钟信号，并且因此，节点I具有高电压。当从当前级的发送信号输出端CRout输出发送信号CR时，所发送的高信号将节点I的电压降低为第二低电压Vss2。因此，逆变器单元512的节点I具有与当前级的发送信号CR的电压电平和栅极导通电压相反的电压电平。
[0118]发送信号发生器513包括一个晶体管(第15晶体管Trl5)。第15晶体管Trl5的输入端连接到时钟端CK，并且接收第一时钟信号CKV或第二时钟信号CKVB，第15晶体管Trl5的控制端连接到输入单元511的输出端，例如，节点Q，并且第15晶体管Trl5的输出端连接到用于输出发送信号CR的发送信号输出端CRout。可能在第15晶体管Trl5的控制端和输出端之间产生寄生电容。第15晶体管Trl5的输出端连接到噪声去除单元515、下拉单元516和发送信号输出端CRout，并且接收第二低电压Vss2。因此，当发送信号CR低时，电压值是第二低电压Vss2。
[0119]输出单兀514包括晶体管(第I晶体管Trl)和电容器(第I电容器Cl)。第I晶体管Trl的控制端连接到节点Q。第I晶体管Trl的输入端通过时钟端CK来接收第一时钟信号CK或第二时钟信号CKVB。在第I晶体管Trl的控制端和输出端之间形成第I电容器Cl。第I晶体管Trl的输出端连接到栅极电压输出端OUT。第I晶体管Trl的输出端连接到噪声去除单元515和下拉单元516，并且因此通过噪声去除单元515和下拉单元516连接到第一电压输入端Vinl。因此，栅极截止电压的电压是第一低电压Vssl。输出单元514根据节点Q的电压和第一时钟信号CKV来输出栅极电压。通过节点Q的电压在第I晶体管Trl的控制端和输出端之间产生电压差，并且当向第I电容器Cl充电该电压差并且然后通过时钟信号来施加高电压时，该高电压在提高所充电的电压的同时被输出为栅极导通电压。
[0120]噪声去除单元515被节点I的输出控制。噪声去除单元515包括五个晶体管(第3晶体管Tr3、第10和第10-1晶体管TrlO和TrlO-1、第11晶体管Trll和第11_1晶体管Trll-D0第3晶体管Tr3包括连接到节点I的控制端、连接到栅极电压输出端OUT的输入端和连接到第一电压输入端Vinl的输出端。第3晶体管Tr3根据节点I的电压将栅极电压输出端OUT的电压改变为第一低电压Vssl。第10和第10-1晶体管TrlO和TrlO-1构成晶体管对，其中，晶体管TrlO或TrlO-1的输入端可以连接到晶体管TrlO或TrlO-1的输出端，并且，晶体管TrlO和TrlO-1的控制端连接到同一端(在晶体管之间的这样的连接以下被称为另外连接)。晶体管TrlO和TrlO-1的控制端连接到节点I。晶体管对的输入端连接到节点Q，并且，晶体管对的输出端连接到第二电压输入端Vin2。第10和第10-1晶体管TrlO和TrlO-1根据节点I的电压将节点Q的电压改变为第二低电压Vss2。一对另外连接的晶体管共享在第二低电压和节点I之间的电压差，并且因此，可能从节点Q产生很小的泄漏电流或不产生泄漏电流。第11晶体管Trll包括连接到节点I的控制端、连接到发送信号输出端CRout的输入端和连接到第二电压输入端Vin2的输出端。第11晶体管Trll根据节点I的电压将发送信号输出端CRout的电压改变为第二低电压Vss2。第11-1晶体管Trll-1包括通过第三输入端IN3连接到前一级的节点I的控制端、连接到栅极电压输出端OUT的输入端和连接到第一电压输入端Vinl的输出端。第11-1晶体管Trll-1根据前一级的节点I (逆变器输出)的电压将栅极电压输出端OUT的电压改变为第一低电压Vssl。第3晶体管Tr3通过当前级的逆变器输出将栅极电压输出端OUT的电压改变为第一低电压Vssl，并且第11晶体管Trll-1通过前一级的逆变器输出将栅极电压输出端OUT的电压改变为第一低电压Vssl。
[0121]下拉单元516被下一级的发送信号CR控制。该下拉单元包括5个晶体管(第2晶体管Tr2、第6晶体管Tr6、第9晶体管Tr9、第9_1晶体管Tr9_l和第17晶体管Trl7)。第二晶体管Tr2包括连接到第二电压输入端Vin2的控制端、连接到栅极电压输出端OUT的输入端和连接到第一电压输入端Vinl的输出端。第2晶体管Tr2根据下一级的发送信号CR来将栅极电压输出端OUT的电压改变为第一低电压Vssl。第6晶体管Tr6包括连接到第四输入端IN4的控制端、连接到节点Q的输入端和连接到与第二电压输入端Vin2连接的第二低电压Vss2的输出端。因此，节点Q的电压被第二个下一级的发送信号CR减小为第二低电压Vss2。第9和第9-1晶体管Tr9和Tr9_l构成晶体管对，其中，晶体管Tr9或Tr9_l的输入端连接到晶体管Tr9或Tr9-1的输出端。晶体管Tr9和Tr9_l的控制端连接到同一端。换句话说，晶体管Tr9和Tr9-1彼此另外连接。晶体管Tr9和Tr9_l的控制端连接到第二输入端IN2。该晶体管对的输入端连接到节点Q，并且该晶体管对的输出端连接到第二电压输入端Vin2。一对另外连接的晶体管共享在第二低电压和下一级的进位信号之间的电压差(例如，低电压差)，并且因此从节点Q不产生泄漏电流或产生很小的泄漏电流。第17晶体管Trl7包括连接到第二输入端IN2的控制端、连接到发送信号输出端CRout的输入端和连接到第二电压输入端Vin2的输出端。
[0122]总之，发送信号发生器513和输出单元514被节点Q的电压操作，并且一个级SR输出发送信号CR的高电压和栅极导通电压。通过前一级和下一级的发送信号CR将发送信号CR从高电压减小为第二低电压Vss2，并且栅极导通电压被减小为第一低电压Vssl，该第一低电压Vssl然后变为栅极截止电压。
[0123]上面的结构可以具有下面的特性。
[0124]逆变器单元512的第8晶体管TrS和第13晶体管Trl3的输出端连接到第二低电压Vss2。因此，第二低电压Vss2被提供为节点I的低电压。因此影响具有用于接收作为逆变器的输出的节点I的电压的控制端的噪声去除单元515的晶体管。例如，在第10和第10-1晶体管TrlO和TrlO-1中，不产生在控制端的电压(节点I的电压)的低电压(第二低电压Vss2)和输出端的电压(第二低电压Vss2)之间的电压电平差，并且因此，在薄膜晶体管的源极电极和栅极电极之间不出现电压差。因此，不产生泄漏电流。当在薄膜晶体管的通道层中使用氧化物半导体时，可以保持该特性。通常，使用氧化物半导体的薄膜晶体管产生为使用非晶硅的薄膜晶体管的大约10倍的泄漏电流。在图4中示出使用氧化物半导体的薄膜晶体管的特性。
[0125]图4是图示包括氧化物半导体的薄膜晶体管的电流对电压的图形，其中，水平轴表示在栅极电极和源极电极之间的电压差，并且垂直轴表示在源极电极和漏极电极之间的电流(泄漏电流)。
[0126]如图4中所示，使用氧化物半导体的薄膜晶体管对于在电压上的改变敏感，并且泄漏电流突降，并且减小在栅极电极和源极电极之间的电压差可能减小泄漏电流。
[0127]与图3的第8晶体管TrS和第13晶体管Trl3不同，当输出端连接到第一低电压Vssl时，节点I的低电压是-5V，并且，在该情况下，第10和第10-1晶体管TrlO和TrlO-1被施加-1OV的第二低电压Vss2，并且控制端被施加-5V的低电压，并且因此，产生5V的电压差。参见图4，产生被增大大约IO4倍的较高泄漏电流。如图3中所示，第8晶体管TrS和第13晶体管Trl3的输出端连接到第二低电压Vss2，并且因此，在噪声去除单元515中包括的晶体管的泄漏电流可以被减小，并且可以防止因为节点Q的电流导致的在栅极导通电压上的减小。
[0128]为了减小节点Q的电流泄漏，如图3中所示，一对薄膜晶体管具有另外连接的结构，其中，薄膜晶体管之一的输入端连接到另一个薄膜晶体管的输出端，并且薄膜晶体管的控制端连接到同一端。例如，在图3中所示的第9和第9-1晶体管与第10和第10-1晶体管具有另外连接的结构。两对晶体管将节点Q的电压降低为第二低电压Vss2。根据下一级的发送信号CR来操作第9和第9-1晶体管Tr9和Tr9_l，并且，通过逆变器输出(节点I的电压)来操作第10和第10-1晶体管TrlO和TrlO-Ι。具有另外连接的结构的晶体管对可以比当独立地形成晶体管时更多地减小泄漏电流。例如，即使当因为在被施加到晶体管的控制端的电压和第二低电压之间的电压差而导致晶体管处于截止状态中时也可以产生泄漏电流。当两个晶体管彼此另外连接时，两个晶体管共享电压差，并且因此，可以通过这些晶体管来减小泄漏电流。例如，在使用氧化物半导体的薄膜晶体管中，如图4中所示，泄漏电流根据在电压上的增大而以指数方式增大，然而，当将电压减半时，泄漏电流可能减小超过一半。
[0129]而且，在图3的示例性实施例中，通过由第11晶体管Trll-1来使用前一级的节点I的电压(逆变器输出)，在当前级中浮置的时间段被保持为不浮置，并且由此稳定栅极电压。因此，对于在反转时钟信号的同时产生的噪声，将栅极电压保持为低电压。
[0130]而且，在图3的示例性实施例中，通过使用第17晶体管Trl7，基于下一级的发送信号CR来去除通过时钟信号的延迟在发送信号CR的输出端中产生的噪声(毛刺噪声)。
[0131]而且，在图3的示例性实施例中，省略了用于通过使用第二下一级的例如发送信号CR的信号来稳定当前级的晶体管和布线。根据一个示例性实施例，可以通过该晶体管来稳定当前级的节点Q或节点I的电压，然而，在图3的示例性实施例中，省略晶体管和布线以简化在级之间的布线连接，并且可以从该级省略一个晶体管，由此减小其大小。因此，在围绕用于在显示装置中显示图像的显示区域的外围区域中包括的栅极驱动器的大小可以被减小，以因此获得减小的边框。[0132]在图3的示例性实施例中，第9和第9-1晶体管的输出端连接到第二低电压Vss2，并且因此，可以减小其间通过在节点Q处产生的延迟来减小栅极电压的时间的延迟。节点Q的电压被减小为低电压，并且因此，栅极电压被迅速地减小为低电压。因此，可以减小用于下拉栅极电压输出端OUT的电压的、例如第二晶体管Tr2的晶体管的大小。通过减小在该级中包括的晶体管的大小，减小了每一个级的大小，并且因此，可以减小显示装置的边框。
[0133]而且，通过第6晶体管Tr6根据第二个下一级的发送信号CR来将节点Q的电压减小为第二低电压Vss2，并且因此，可以进一步稳定节点Q的电压。当与结合图2和图13上述的实施例作比较时，从第二个下一级输入信号，并且因此，可以增大其中形成栅极驱动器500的区域。
[0134]图14的示例性实施例可以具有与从图3的示例性实施例获得的结果值类似的结果值，因为图3和14的实施例彼此类似，除了在图14的实施例中设置了第6晶体管Tr6(其补偿下拉单元516)之外。
[0135]图15至图19是图示根据本发明的示例性实施例的在栅极驱动器中的级的放大电路图。
[0136]图15的示例性实施例与图14的实施例不同在:与图14不同地，第9-1晶体管Tr9-1的输出端连接到第一电压输入端Vinl。
[0137]因此，彼此另外连接的一对晶体管Tr9和Tr9_l允许通过下一级的发送信号CR将当前级的节点Q的电压降低为第一低电压Vssl。
[0138]根据图15的示例性实施例，通过第9和第9-1晶体管Tr9和Tr9_l来将节点Q的电压降低为第二低电压Vss2，并且因此，当节点Q的电压被降低为低电压时，可能产生延迟。然而，下拉单元516的晶体管可以防止在该级中出现故障。如图5至图7中所示，即使在比较示例中，栅极导通电压的输出也不改变。
[0139]在图16的示例性实施例中，与图14的示例性实施例作比较，去除了第17晶体管Trl70
[0140]在图14的示例性实施例中，第17晶体管Trl7通过下一级的发送信号CR来将当前级的发送信号CR减小为第二低电压Vss2。然而，在图16的示例性实施例中，第11晶体管Trll可以通过逆变器的输出(节点I的电压)来将发送信号CR减小为第二低电压。
[0141]像在图15的示例性实施例中那样，图16的示例性实施例使得第9-1晶体管Tr9_l的输出端连接到第一电压输入端Vinl。
[0142]在图17的示例性实施例中，与图14的示例性实施例作比较，去除了第11-1薄膜晶体管Trl 1-1。
[0143]在图14中，第11-1晶体管Trll-1根据前一级的节点的电压(逆变器输出)将栅极电压输出端OUT的电压减小为第一低电压Vssl，并且，通过由反转时钟产生的前一级的逆变器输出来将栅极电压减小为低电压。在图17的实施例中，第2和第3晶体管Tr2和Tr3可以将栅极电压输出减小为第一低电压。
[0144]在图17的示例性实施例中，像在图15的示例性实施例中那样，第9-1晶体管Tr9-1的输出端可以连接到第一电压输入端Vinl，或者像在图16的示例性实施例中那样，可以去除第17晶体管Trl7。
[0145]在图18的示例性实施例中，与图14的示例性实施例作比较，去除第9-1和第10_1晶体管Tr9-1和TrlO-1。
[0146]换句话说，在图18的实施例中，在图14的示例性实施例中彼此另外连接的一对晶体管被替换为单个晶体管。在图14中，一对晶体管Tr9和Tr9-1与TrlO和TrlO-1用于减小泄漏电流，但是不总是需要一对晶体管。例如，单个薄膜晶体管可以具有增大的通道宽带或长度。同时，根据一个示例性实施例，可以去除第9-1薄膜晶体管和第10-1薄膜晶体管中的仅一个。
[0147]在图18的示例性实施例中，像在图15的示例性实施例中那样，第9-1晶体管Tr9-1的输出端可以连接到第一电压输入端Vinl，或者，像在图16的示例性实施例中那样，可以去除第17晶体管Trl7。
[0148]在图19的示例性实施例中，与图14的示例性实施例作比较，逆变器单元512不连接到第二低电压Vss2，而是连接到第一低电压Vssl。逆变器单元512的第8和第13晶体管Tr8和Tr 13的输出端连接到第一电压输入端Vinl。在图17的示例性实施例中，节点I的电压被减小为第一低电压Vssl，并且因此，可能影响具有用于接收节点I的电压的控制端的晶体管。可能产生在第10和第10-1晶体管TrlO和TrlO-1的控制端和输出端之间的电压差，并且因此，可能产生泄漏电流。使用除了氧化物半导体之外的材料的晶体管的使用可以避免泄漏电流的出现。即使当使用氧化物半导体晶体管时，也可能通过改善薄膜晶体管的泄漏电流特性或通过使用彼此另外连接的一对晶体管来不产生泄漏电流或产生很小的泄漏电流，如图14中所示。因此，当使用在图19中所示的级时，很少的泄漏电流可能出现，或者可能不出现泄漏电流。
[0149]在图19的示例性实施例中，像在图15的示例性实施例中那样，第9-1晶体管Tr9-1的输出端可以连接到第一电压输入端Vinl，像在图16的示例性实施例中那样，可以去除第17晶体管Trl7。像在图17的示例性实施例中那样可以去除第9_1或第10_1晶体管Tr9-1和TrlO-Ι，或者，像在图18的示例性实施例中那样，第8和第13晶体管Tr8和Trl3的输出端可以连接到第二电压输入端Vin2。
[0150]根据本发明的一个实施例，上述的晶体管可以包括氧化物半导体、非晶硅或多晶硅。
[0151]已经描述了使用两个时钟信号CKV和CKVB的显示装置。
[0152]然而，根据本发明的一个示例性实施例，可以在显示装置中使用四个或更多的时钟信号(例如，两对时钟信号)。
[0153]参考图20和图21来描述使用四个时钟信号的显示装置(例如，两对时钟信号)。
[0154]图20是图示根据本发明的一个示例性实施例的显示装置的俯视平面图，并且，图21是图示在图20的示例性实施例中使用的时钟信号的波形图。
[0155]参见图20,根据本发明的一个示例性实施例的显示板100包括:显示区域300。用于显示图像；以及，一对栅极驱动器500-1和500-2，用于向显示区域300的栅极线施加栅极电压。显示区域300的数据线被施加来自在附接到显示板100的、诸如柔性印刷电路(FPC)膜450的膜上形成的数据驱动器IC460的数据电压。通过信号控制器600来控制栅极驱动器500-1和500-2与数据驱动器460。印刷电路板(PCB) 400形成在诸如柔性印刷电路膜450的膜的外部，并且向数据驱动器IC460与栅极驱动器500-1和500-2发送来自信号控制器600的信号。从信号控制器600提供的信号可以包括第一时钟信号CKV1、第二时钟信号CKVB1、第三时钟信号CKV2、第四时钟信号CKVB2、扫描开始信号STVPl和STVP2与用于提供预定电平的低电压Vssl和Vss2的信号。根据一个示例性实施例，该信号可以提供仅一种低电压。第一时钟信号CKV1、第二时钟信号CKVB1、第三时钟信号CKV2和第四时钟信号CKVB2分别可以具有如图21中所示的相位。
[0156]当显示区域300是液晶板时，该显示区域包括薄膜晶体管Trsw、液晶电容器Clc和存储电容器Cst，并且图20示出液晶板的示例。另一方面，用于有机发光板的显示区域300可以包括薄膜晶体管和有机发光二极管，并且用于其他显示板的显示区域300包括诸如薄膜晶体管的元件。本发明不限于液晶板，然而，将作为示例描述液晶板以用于更清楚的说明。
[0157]显示区域300包括多条栅极线Gl-Gn和多条数据线Dl_Dm，并且该多条栅极线Gl-Gn和多条数据线Dl-Dm彼此绝缘和相交。
[0158]每一个像素PX包括薄膜晶体管Trsw、液晶电容器Clc和存储电容器Cst。薄膜晶体管Trsw的控制端连接到栅极线，并且薄膜晶体管Trsw的输入端连接到数据线，并且薄膜晶体管Trsw的输出端连接到液晶板Clc的端子和存储电容器的端子。液晶板电容器Clc的另一端连接到公共电极，并且存储电容器Cst的另一端被施加从信号控制器600施加的存储电压Vest。根据本发明的一个实施例，液晶板的像素PX可以包括另一个构成元件。
[0159]多条栅极线Dl-Dm从数据驱动器IC460接收数据电压，并且多条栅极线Gl-Gn从栅极驱动器500-1和500-2接收栅极电压。多条栅极线Gl-Gn被划分为奇数编号的栅极线和偶数编号的栅极线。奇数编号的栅极线连接到第一栅极驱动器500-1，并且偶数编号的栅极线连接到第二栅极驱动器500-2。
[0160]数据驱动器IC460形成在显示板100的上侧或下侧处，并且连接到在垂直方向上延伸的数据线Dl-Dm。如图20中所示，数据驱动器IC460例如位于显示板100的上侧处。[0161 ] 第一栅极驱动器500-1接收第一时钟信号CKVl、第二时钟信号CKVBl、第一扫描开始信号STVP1、与栅极截止电压对应的第一低电压Vssl和低于栅极截止电压的第二低电压Vss2，并且产生栅极电压(栅极导通电压和栅极截止电压)。第一栅极驱动器500-1依序向奇数编号的栅极线施加栅极导通电压。
[0162]第二栅极驱动器500-2接收第三时钟信号CKV2、第四时钟信号CKVB2、第二扫描开始信号STVP2、与栅极截止电压对应的第一低电压Vssl和低于栅极截止电压的第二低电压Vss2,以产生栅极电压(栅极导通电压和栅极截止电压)。第二栅极驱动器500-2依序向偶数编号的栅极线施加栅极导通电压
[0163]如图21中所不，在本发明的一个不例性实施例中，第一时钟信号CKVl和第二时钟信号CKVBl具有大约180度的相差，并且第三时钟信号CKV2和第四时钟信号CKVB2具有大约180度的相差。根据一个示例性实施例，在第一时钟信号CKVl和第三时钟信号CKV2之间的相差可以变化(图21的Td)，在图21的示例性实施例中，相差是90度。
[0164]如图21中所示，与第一至第四时钟信号相关地，其间施加栅极导通电压的时间段可以在奇数编号的栅极线和偶数编号的栅极线中的彼此相邻的栅极线之间彼此部分重叠。当向两个相邻的像素行施加数据电压时，该数据电压可以被施加到像素行之一(前一个像素行)，并且可以预充电另一个像素行(随后的像素行)。
[0165]被施加到栅极驱动器500-1和500-2的时钟信号CKV1、CKVBU CKV2和CKVB2、扫描开始信号STVPl和STVP2、第一低电压Vssl和第二低电压Vss2通过在包括如图20中所示的数据驱动器IC460的柔性印刷电路膜450中的最接近栅极驱动器500-1和500-2的柔性印刷电路膜450被施加到栅极驱动器500-1和500-2。信号从外部通过印刷电路板(PCB)400或通过信号控制器600被发送到柔性印刷电路膜450。
[0166]在图20中所示的第一和第二栅极驱动器500-1和500_2可以包括如图2或图13中所示的相同或大体相同的结构，并且，第一和第二栅极驱动器500-1和500-2的每一个级可以包括如图3、图8至图12或图14至图19中所示的相同或大体相同的结构。
[0167]虽然已经描述了本发明的实施例，但是应当明白，本发明不限于所述实施例，并且可以对于本发明的实施例进行各种修改。
【权利要求】
1.一种显示装置，包括: 显示区域，其包括栅极线和数据线；以及， 栅极驱动器，其连接到所述栅极线的一端，所述栅极驱动器包括在基板上集成的至少一级，并且被配置来输出栅极电压，其中，所述级包括逆变器单元和输出单元， 其中，所述输出单兀包括第一晶体管和第一电容器， 其中，所述第一晶体管包括被施加时钟信号的输入端、连接到所述逆变器单元的节点的控制端和连接到栅极电压输出端的输出端，其中通过所述栅极电压输出端来输出所述栅极电压，并且其中， 从所述逆变器输出的逆变器电压低于由所述输出单元输出的所述栅极电压。
2.根据权利要求1所述的显示装置，其中，所述逆变器单元包括连接到所述逆变器电压的至少两个晶体管。
3.根据权利要求2所述的显示装置，其中，所述级进一步包括噪声去除单元，所述噪声去除单元具有至少第一晶体管对，其中所述第一晶体管对包括被配置来接收所述逆变器的输出电压的控制端、连接到所述节点的输入端和连接到所述逆变器电压的输出端。
4.根据权利要求3所述的显示装置，其中，所述级进一步包括下拉单元，所述下拉单元具有至少第二晶体管对，其中所述第二晶体管对包括被配置来接收下一级的输出的控制端、连接到所述节点的输入端和连接到所述逆变器电压的输出端。
5.根据权利要求4所述的显示装置，其中，所述噪声去除单元进一步包括至少一个晶体管，所述至少一个晶体管包括被配置来接收前一级的逆变器的输出电压的控制端、连接到所述栅极电压输出端的输入端和连接到所述栅极电压的输出端。
6. 根据权利要求5所述的显示装置，其中，所述级进一步包括发送信号发生器，所述发送信号发生器具有至少一个晶体管，所述至少一个晶体管包括被配置来接收所述时钟信号的输入端、连接到所述节点的控制端和连接到被配置来输出发送信号的发送信号输出端的输出端。
7.根据权利要求6所述的显示装置，其中，所述下拉单元进一步包括至少一个晶体管，所述至少一个晶体管包括被配置来接收下一级的输出的控制端、连接到所述发送信号输出端的输入端和连接到所述逆变器电压的输出端。
8.根据权利要求7所述的显示装置，其中，所述下拉单元进一步包括至少一个晶体管，所述至少一个晶体管被配置来接收第二下一级的输出，并且包括连接到所述节点的输入端和连接到所述逆变器电压的输出端。
9.根据权利要求8所述的显示装置，其中，所述晶体管的至少一个包括氧化物半导体。
10.根据权利要求3所述的显示装置，其中，所述级进一步包括下拉单元，所述下拉单元包括至少一个晶体管对，所述至少一个晶体管对具有被配置来接收下一级的输出的控制端、连接到所述节点的输入端和连接到所述栅极电压的输出端。
11.根据权利要求3所述的显示装置，其中，所述级进一步包括下拉单元，所述下拉单元包括至少一个晶体管，所述至少一个晶体管包括被配置来接收下一级的输出的控制端、连接到所述节点的输入端和连接到所述逆变器电压的输出端。
12.根据权利要求3所述的显示装置，其中，所述级进一步包括下拉单元，所述下拉单元包括至少一个晶体管，所述至少一个晶体管具有被配置来接收下一级的输出的控制端、连接到所述节点的输入端和连接到所述栅极电压的输出端。
13.根据权利要求2所述的显示装置，其中，所述级进一步包括噪声去除单元，所述噪声去除单元包括至少一个晶体管，所述至少一个晶体管包括被配置来接收所述逆变器的输出电压的控制端、连接到 所述节点的输入端和连接到所述逆变器电压的输出端。
【文档编号】G09G3/32GK103714789SQ201310450355
【公开日】2014年4月9日 申请日期:2013年9月26日 优先权日:2012年9月28日
【发明者】尹铢浣, 权英根, 金智善, 金钟熙, 徐荣完, 林栽瑾 申请人:三星显示有限公司