显示面板的制作方法
显示面板的制作方法
【专利摘要】本发明提供一种显示面板，在显示区的两侧分设第一栅极线驱动电路与第二栅极线驱动电路，并分别通过第一栅极线与第二栅极线控制显示区中的同一个像素。第一栅极线驱动电路电性耦接至第一栅极线以提供第一控制信号至第一栅极线；第二栅极线驱动电路电性耦接至第二栅极线以提供第二控制信号至第二栅极线。此外，第二栅极线驱动电路电性耦接至发光控制线以提供发光控制信号至发光控制线，并借由发光控制线控制同一个像素何时发光。
【专利说明】显示面板
【技术领域】
[0001]本发明涉及一种显示面板的驱动电路。
【背景技术】
[0002]平面显示器是以像素电路为基础来显示画面的一种显示装置，而不同的像素电路可能就需要不一样的驱动电路设计来搭配才能使画面正常显示。
[0003]请参照图1，其为一般常见的一种平面显示器中的像素电路的电路图。像素电路10借由两个栅极控制信号Scan_N与Scan_N_l以及一个发光控制信号EM，控制P型晶体管Tl、T2、T3、T4、T5与T6以及两个电容Cstl与Cst2，以借此在发光体驱动工作电位OVDD、VIN与OVSS的供给下，决定何时接收显示数据DATA以及控制发光二极管Dl何时发光。举例而言，图1的电路图为第一晶体管的控制端仅连接栅极控制信号Scan_N-l，第一晶体管的第一端仅连接电容Cstl的第一端、电容Cst2的第二端、晶体管T3的第一端与晶体管T4的控制端，以及第一晶体管的第二端仅连接至发光体驱动工作电位VIN。晶体管T2的控制端仅连接发光控制信号EM与晶体管T5的控制端、晶体管T2的第一端仅连接电容Cstl的第二端与发光体驱动工作电位0VDD、晶体管T2的第二端连接晶体管T4的第一端与晶体管T6的第一端。晶体管T3的控制端仅连接电容Cst2的第一端、晶体管T6的控制端与栅极控制信号Scan_N,晶体管T3的第二端仅连接晶体管T4的第二端与晶体管T5的第一端。晶体管T5的第二端仅连接发光二极管Dl的第一端，而发光二极管Dl的第二端仅连接发光体驱动工作电位0VSS。晶体管T6的第二端仅连接显示数据DATA。应对于此种像素电路，目前使用的驱动电路如图2所示。
[0004]请参照图2，其为目前使用的一种平面显示器中的驱动电路的电路方块图。在平面显示器20之中，包括了一个显示区200，这个显示区中设置有许多个如图1所示的像素电路，而每一个像素电路都需要两个栅极控制信号Scan_N与Scan_N_l以及发光控制信号EM的控制。如图所示，为了明确化各控制信号与像素电路之间的关系，第一行的像素电路接收的栅极控制信号分别由第一栅极控制信号产生单元Scan_P(l)与第二栅极控制信号产生单元Scan_P-l(l)提供，而第一行的像素电路接收的发光控制信号则由发光控制信号产生单元EMP (I)提供。因此，当显示区200中有960行的像素电路存在时，就必须存在Scan_P(l)、Scan_P(2)、…、Scan_P(959)与Scan_P(960)共960个第一栅极控制信号产生单元，以及 Scan_P-l (I)、Scan_P_l (2)、...、Scan_P_l (959)与 Scan_P_l (960)共 960 个第二栅极控制信号产生单元，另外还要提供EMP (I)、EMP (2)、…、EMP (959)与EMP (960)共960个发光控制信号产生单元。
[0005]如图2所示，在目前的驱动电路中，第一栅极控制信号产生单元Scan_PW?Scan_P (960)以及第二栅极控制信号产生单元Scan_P_l (I)?Scan_P_l (960)会被设置在显示区200的同一侧，而发光控制信号产生单元EMP(I)?EMP(960)则被设置在显示区200的另一侧。每一个第一栅极控制信号产生单兀Scan_P(I)?Scan_P(960)与每一个第二栅极控制信号产生单元Scan_P-l (I)?Scan_P_l (960)会分别受控于一个对应的移位寄存器RSR(I)?RSR(960)，例如:成对之第一栅极控制信号Scan_P(l)与第二栅极控制信号产生单元Scan_P-l(l)仅会受到移位寄存器RSR(I)所控制，其余对应关系依照上述类推；类似的，每一个发光控制信号产生单元EMP (I)?EMP (960)也会分别受控于一个对应的移位寄存器LSR(I)?LSR(960)，例如:发光控制信号产生单元EMP (I)仅会受到移位寄存器LSR(I)所控制，其余对应关系依照上述类推，其中，移位寄存器LSR(I)?LSR(960)与移位寄存器RSR(I)?RSR(960)是不同的元件或群组。此外，为了更容易的设计频率信号，有时候还会在这个驱动电路中额外加上几个冗余移位寄存器RBDSR、LUDSR与LBDSR，例如:冗余移位寄存器RBDSR仅连接于最后一个移位寄存器RSR (960)，冗余寄存器LUDSR仅连接第一个移位寄存器LSR (I)，而冗余寄存器LBDSR仅连接最后一个移位寄存器LSR (960)。
[0006]这样的驱动电路足以使显示面板20正常的显示画面。然而，由于在搭配如图1所示的像素电路10进行显示操作时，栅极控制信号Scan_N与Scan_N_l在驱动时会面临阻抗不匹配的问题，所以此种驱动电路容易导致显示面板20的发光均匀性不佳。此外，常用的移位寄存器搭配第一、第二栅极控制信号产生单元与发光控制信号产生单元需要非常多的晶体管，一旦在制造工艺上出现误差而造成晶体管的电性漂移，就很容易造成移位寄存器的功能异常而使显示效果劣化。最后，需提供至此种驱动电路的相异的各类控制信号多达数十个，使得负责提供这些控制信号的信号源的设计变得十分复杂。
【发明内容】
[0007]本发明的一实施例所提供的显示面板包括显示区、第一栅极线驱动电路以及第二栅极线驱动电路。其中，显示区包括多个像素，每一个像素根据第一栅极线所传递的第一控制信号与第二栅极线所传递的第二控制信号而决定如何处理数据在线所传递的数据，并根据发光控制线所传递的发光控制信号而决定何时发光。第一栅极线驱动电路设置于显示区外的第一区域内，且此第一栅极线驱动电路电性耦接至前述的第一栅极线以提供第一控制信号至第一栅极线。第二栅极线驱动电路则设置于显示区外的第二区域内，且此第二栅极线驱动电路电性耦接至前述的第二栅极线以提供第二控制信号至第二栅极线。此外，第二栅极线驱动电路还电性耦接至发光控制线以提供发光控制信号至发光控制线。其中，前述的第一区域与第二区域位于显示区的不同侧，且用于第一像素的第一控制信号的第一致能时段与第二控制信号的第二致能时段之间的最小时间间隔，与第一致能时段的时间长度相当。
[0008]本发明将栅极控制信号产生器分成两区，如此就可以将驱动阻抗大的控制信号Scan_N独立驱动，并将驱动阻抗较小的控制信号Scan_N_2与发光控制信号EM以另一组电路进行驱动。并且，借由新式的第一栅极线驱动电路与第二栅极线驱动电路，可以减少整体使用的开关数量，因此可以有效的提升制造工艺偏移量的容忍范围，更不易因为制造工艺误差所导致的电性漂移而影响到电路的正常运作并导致显示效果劣化。此外，借由本技术所提供的电路设计，仅需提供不到十个控制信号就可以轻易的控制两侧的栅极线驱动电路，因此可以降低信号源的设计复杂度。
【专利附图】
【附图说明】
[0009]图1为目前使用的一种平面显示器中的像素电路的电路图；
[0010]图2为目前使用的一种平面显示器中的驱动电路的电路方块图；
[0011]图3为根据本发明一实施例的平面显示器的电路方块图；
[0012]图4为根据本发明一实施例的第一栅极线驱动电路的电路方块图；
[0013]图5为根据本发明一实施例的第一栅极线驱动电路中的移位寄存器的电路方块图；
[0014]图6为根据本发明一实施例的移位寄存器中的第一上拉电路模块的详细电路图；
[0015]图7为根据本发明一实施例的移位寄存器中的第一下拉电路模块的详细电路图；
[0016]图8为根据本发明一实施例的移位寄存器中的第一上拉控制模块的详细电路图；
[0017]图9为根据本发明一实施例的移位寄存器中的第一下拉控制模块的详细电路图；
[0018]图10为根据本发明一实施例的第一栅极线驱动电路中的栅极控制信号产生器的电路方块图；
[0019]图11为根据本发明一实施例的第一栅极线驱动电路中的栅极控制信号产生器的详细电路图；
[0020]图12为根据本发明一实施例的第一栅极线驱动电路中的一级移位寄存器与栅极控制信号产生器的详细电路图；
[0021]图13为根据本发明一实施例的第一栅极线驱动电路中的一级移位寄存器与栅极控制信号产生器的操作时序图；
[0022]图14A为根据本发明一实施例的第二栅极线驱动电路的电路方块图；
[0023]图14B为根据本发明一实施例的第二栅极线驱动电路中的单一栅极控制信号产生器及发光控制信号产生器与其它电路单元之间的电性通路示意图；
[0024]图15为根据本发明一实施例的第二栅极线驱动电路中的栅极控制信号产生器的电路图；
[0025]图16为根据本发明一实施例的第二栅极线驱动电路中的一级移位寄存器与栅极控制信号产生器的详细电路图；
[0026]图17A为根据本发明一实施例的发光控制信号产生器的第一部分的电路图；
[0027]图17B为图17A所示的实施例的发光控制信号产生器的第二部分的电路图；
[0028]图17C为图17A所示的实施例的发光控制信号产生器的第三部分的电路图；
[0029]图18为根据本发明一实施例的发光控制信号产生器的操作时序图；
[0030]图19为根据本发明另一实施例的平面显示器的电路方块图。
[0031]附图标记
[0032]10:像素电路20、30:平面显示器
[0033]200、300、1900:显示区302、304:像素
[0034]320:数据线330、400:第一栅极线驱动电路
[0035]332、334:第一栅极线340、1400:第二栅极线驱动电路
[0036]342,346:第二栅极线
[0037]500、LSR(I)?LSR(960)、LBDSR、LUDSR、RSR(I)、RSR(2)、RSR(959)、RSR(960)、RBDSR、SR (Dl)、SR (I)、SR (2)、SR (N-1)、SR (N)、SR (N+l)、SRA (UDl)?SRA (UD4) ,SRA(I)?SRA (960)、SRA (BDl)、SRA (BD2)、SRB (UDl)、SRB(UD2)、SRB(I)?SRB(960)、SRB(BDl)?SRB (BD4):移位寄存器
[0038]510、600、600a:第一上拉电路模
[0039]520、700、700a:第一下拉电路模块
[0040]530,800,800a:第一上拉控制模块
[0041]540、900、900a:第一下拉控制模块
[0042]610、620、630、710、720、810、820、910、920、930、940、1012、1022、1032、1042、1510a、1510b、1710a ?1710e、1720a、1720b、1730a、1730b、1740a ?1740e、1750a?1750e、1760、1770、1780、1790a ?1790e、1800a、1800b、1810a、1810b、Tl、T2、T3、T4、T5、T6:P 型晶体管
[0043]612、622、632、712、722、812、822、912、922、932、942、1014、1024、1034、1044、1512a、1512b、1712a?1712e、1722a、1722b、1732a、1732b、1742a ?1742e、1752a ?1752e、1762、1772、1782、1792a ?1792e、1802a、1802b、1812a、1812b:控制端
[0044]614、616、624、626、634、636、714、716、724、726、814、816、824、826、914、916、924、926、934、936、944、946、1016、1018、1026、1028、1036、1038、1046、1048、1514a、1514b、1516a、1516b、1714a ?1714e、1716a ?1716e、1724a、1726a、1724b、1726b、1734a、1736a、1734b、1736b、1744a ?1744e、1746a ?1746e、1754a?1754e、1756a ?1756e、1764、1766、1774、1776、1784、1786、1794a ?1794e、1796a?1796e、1804a、1806a、1804b、1806b、1814a、1816a、1814b、1816b:通路端
[0045]1010、1010a:第二上拉控制模块
[0046]1020、1020a:第二下拉控制模块
[0047]1030、1030a、1500、1500a:第二上拉电路模块
[0048]1200、1600:移位寄存器与栅极控制信号产生器的组合电路
[0049]Boot (N):第二控制节点
[0050]C、Cl、C2、C3、Cstl、Cst2:电容
[0051]CNl (N)、CN2 (N)、CN3 (N):控制节点
[0052]CKl:频率信号
[0053]Dl:发光二极管
[0054]DATA:显示数据
[0055]EM, EM(I)?EM (960)、EM (N):发光控制信号
[0056]EMC(I)?EMC (960)、EMC (N):发光控制信号产生单元
[0057]EMP(N):发光控制信号产生节点ENl:致能信号
[0058]GCSl (I)?GCSl (960)、GCSl (N-1)、GCSl (N)、GCSl (N+l)、GCS2 (I)?GCS2 (960)、GCS2 (N-2)、GCS2 (N-1)、GCS2 (N)、GCS2 (N+l)、GCS2 (N+2)、GCS2 (N+3)、GCS2 (N+4):栅极控制信号产生器
[0059]VGH:第一工作电位
[0060]VGL:第二工作电位
[0061]OVDD, VIN、OVSS:发光体驱动工作电位
[0062]Q(N):第一控制节点
[0063]S(N_1)、S(N)、S(N+1)、VST1、VST2、VST3:启动信号
[0064]Scan_N、Scan_N_l:栅极控制信号
[0065]Scar^PvKl)?Scan_N(960)、Scan_N(N_l)、Scan_N(N)、Scan_N(N+l):第一控制信号
[0066]Scan_N-2 (I)?Scan_N_2 (960)、Scan_N_2 (N-2)、Scan_N_2 (N-1), Scan_N_2 (N)、Scan_N-2 (N+l)、Scan_N_2 (N+2)、Scan_N_2 (N+3)、Scan_N_2 (N+4):第二控制信号
[0067]Scan_PW?Scan_P(960):第一栅极控制信号产生单兀
[0068]Scan_P-l (I)?Scan_P_l (960):第二栅极控制信号产生单元
[0069]SN(N):栅极控制信号输出节点
[0070]ST(N):启动信号节点
[0071]Tpi?Tpic1:操作期间
【具体实施方式】
[0072]请参照图3，其为根据本发明一实施例的平面显示器的电路方块图。在本实施例中，平面显示器30包括显示区300、第一栅极线驱动电路330、第二栅极线驱动电路340、数据线320、第一栅极线332与334、第二栅极线342与346以及发光控制线344与348。此夕卜，显示区220中具有多个像素302与304，每一个像素则受到对应的第一、第二栅极线以及发光控制线的影响。举例来说，像素302电性耦接到第一栅极线332、第二栅极线342、发光控制线344与数据线320，并根据第一栅极线332所传递的控制信号Scan_N(l)(以下将Scan_N通称为第一控制信号)与第二栅极线342所传递的控制信号Scan_N_2(l)(以下将Scan_N-2通称为第二控制信号)，决定如何处理在数据线320上传递的数据，并根据发光控制线所传递的发光控制信号EM(I)而决定于何时发光。类似的，像素304电性耦接到第一栅极线334、第二栅极线346、发光控制线348与数据线320，并根据第一栅极线334所传递的第一控制信号Scan_N (2)与第二栅极线346所传递的第二控制信号Scan_N_2 (2)，决定如何处理在数据线320上传递的数据，并根据发光控制线所传递的发光控制信号EM(2)而决定于何时发光。
[0073]像素302与304的详细电路可为如图1所示的像素电路10，但原本接收控制信号Scan_N-l之处则改为接收此处的第二控制信号Scan_N_2。当然，像素302与304也可以是另外设计电路，但仍应以第一控制信号Scan_N与第二控制信号Scan_N_2为其控制信号，以能与本实施例提供的控制信号相搭配。
[0074]如图3所示，第一栅极线驱动电路330被设置在显示区300外左侧的区域中，而第二栅极线驱动电路340则被设置在显示区300外右侧的区域中。第一栅极线驱动电路330电性耦接至第一栅极线332与334，以分别将第一控制信号Scan_N(l)与Scan_N(2)提供至对应的第一栅极线332与334。第二栅极线驱动电路340除了电性耦接至第二栅极线342与346之外，还进一步电性耦接至发光控制线344与348，借此，第二栅极线驱动电路340可以将第二控制信号Scan_N-2 (I)与Scan_N_2 (2)分别提供至对应的第二栅极线342与346，并将发光控制信号EM(I)与EM(2)分别提供至对应的发光控制线344与348。
[0075]借由上述的设计方式，可以将驱动阻抗差别较大的信号分开。以第一控制信号Scan_N与发光控制信号EM，以及采用与第二控制信号Scan_N_2来替代栅极控制信号Scan_N-1以驱动图1的像素电路10的状况来说，第一控制信号Scan_N必须负责读取数据以及进行临界电压的补偿，所以造成其在驱动时的阻抗负载(RC Loading)比第二控制信号Scan_N-2与发光控制信号EM在驱动时的阻抗负载大上许多。因此,可以将第一控制信号Scan_N设计由第一栅极线驱动电路330单独产生，而将第二控制信号Scan_N-2与发光控制信号EM设计由第二栅极线驱动电路340产生。
[0076]接下来请参照图4，其为根据本发明一实施例的第一栅极线驱动电路的电路方块图。在本实施例中，第一栅极线驱动电路400包括了移位寄存器SR(Dl) ,SR(I)、SR(2)、...、SR(N-1)、SR(N)与SR(N+1)等等，以及栅极控制信号产生器(另称第一栅极控制信号产生器)GCSl (I)、GCSl (2)、…、GCSl (N-1)、GCSl (N)、GCSl (N+1)等等。每一个栅极控制信号产生器GCSl (I) ,GCSl (2) ,GCSl (N-1) ,GCSl (N)与GCSl (N+1)电性耦接到对应的几个移位寄存器SR(I)、SR(2)、SR(N-1)、SR(N)与SR(N+1)，并根据所电性耦接的移位寄存器的输出而产生对应的第一控制信号 Scan_N(l)、Scan_N(2)、Scan_N(N-1)、Scan_N(N)与 Scan_N(N+l)。举例而言，栅极控制信号产生器GCSl (I)会连接移位寄存器SR(Dl)、SR(1)与SR(2)而产生5(^1^(1)，栅极控制信号产生器6051沏会连接移位寄存器SR(N-1)、SR (N)与SR(N+1)而产生第一控制信号Scan_N(N)，其余对应关系依照上述类推；换言之，移位寄存器SR(I)会连接栅极控制信号产生器GCSl (I)与GCSl (2)，移位寄存器SR (N)会连接栅极控制信号产生器GCSl (N-1)、GCSl (N)与GCSl (N+1)，其余对应关系依照上述类推。
[0077]如图4所示，前述的移位寄存器SR(Dl)、SR(I)、SR(2)、…、SR(N-1)、SR(N)与SR(N+1)等等，是以级连的方式逐一连接。启动信号VSTl首先被提供至移位寄存器SR(Dl)，之后借由移位寄存器SR(Dl)的操作，使得SR(Dl)产生一个对应的输出信号并往下一级移位寄存器SR(I)传递，这一个过程看起来就像是启动信号VSTl被移位寄存器SR(Dl)延迟了一段时间之后再被传递给移位寄存器SR(I)，也是级连的移位寄存器的运作基础。移位寄存器SR(Dl)产生的输出信号对于移位寄存器SR(I)的意义，就相当于是启动信号VSTl对移位寄存器SR(Dl)的意义。也就是说，移位寄存器SR(Dl)的输出就是移位寄存器SR(I)运作时所需要的启动信号。相同的，移位寄存器SR(I)的输出就成了移位寄存器SR(2)运作时所需要的启动信号。以此类推，移位寄存器SR(N-1)的输出就成了移位寄存器SR(N)运作时所需要的启动信号，而移位寄存器SR(N)的输出则成了移位寄存器SR(N+1)运作时所需要的启动信号。
[0078]此外，本实施例中并没有与移位寄存器SR(Dl)相对应的第一栅极控制信号产生器，移位寄存器SR(Dl)在此处只是作为信号时序的搭配调整以及产生下一级移位寄存器所需使用的启动信号之用，一般将此类的移位寄存器称为冗余(Du_y)移位寄存器。冗余移位寄存器的数量并没有一定的限制，但通常是根据到各输入或输出信号在时间上所需要的顺序来控制冗余移位寄存器的数量。因此，在本发明中所需的冗余移位寄存器并不限于本实施例中所提出的一个，而是可因应实际需求加以调整。
[0079]接下来请参照图5，其为根据本发明一实施例的第一栅极线驱动电路中的移位寄存器的电路方块图。在本实施例中，第N级的移位寄存器500包括了第一上拉电路模块510、第一下拉电路模块520、第一上拉控制模块530与第一下拉控制模块540。其中的第一上拉电路模块510接收第一工作电位VGH以及由第N-1级移位寄存器提供至此第N级的移位寄存器的启动信号S(N-1)，并根据启动信号S(N-1)及第N级移位寄存器提供的启动信号S(N)，决定是否开启第一工作电位VGH至第一控制节点Q(N)的电性通路。第一下拉电路模块520接收第二工作电位VGL以及由第N+1级的移位寄存器提供的启动信号S(N+1)，并根据启动信号S(N+1)决定是否开启第二工作电位VGL至第一控制节点Q(N)的电性通路。第一上拉控制模块530接收第一工作电位VGH并电性耦接至第一控制节点Q(N)，并根据该第一控制节点Q(N)的电位而决定是否开启第一工作电位VGH分别至第二控制节点Boot(N)与至启动信号节点ST(N)的电性通路。第一下拉控制模块540接收频率信号CK1、第二工作电位VGL及第N-1级移位寄存器提供的启动信号S(N-1)，且根据启动信号S(N-1)决定是否将第二工作电位VGL传递至第二控制节点Boot (N)，并根据第二控制节点Boot (N)的电位决定是否开启频率信号CKl至启动信号节点ST(N)的电性通路。最终，启动信号节点ST(N)的电位就组成此第N级移位寄存器提供的启动信号S(N)，并且也同时作为提供至移位寄存器LSR(N)的输出信号。
[0080]接下来将借由举例来提供更为详细的电路图。在此要先说明的是，虽然在以下的实施例中都是以P型晶体管为实施方式，但由于这些P型晶体管在各实施例中是作为开关之用，所以实际上在仅需实现上述各模块功能的前提下，在不同的实际应用中也可以将P型晶体管改用其它类型的开关来取代。
[0081]请参照图6，其为根据本发明一实施例的移位寄存器中的第一上拉电路模块的详细电路图。在本实施例中，第一上拉电路模块600包括了三个P型晶体管610、620与630。P型晶体管610的控制端612接收前级(第N-1级)移位寄存器提供的启动信号S(N-1)，其通路端614接收第一工作电位VGH，通路端616则电性耦接至第一控制节点Q(N)。P型晶体管620的控制端622接收本级(第N级)移位寄存器提供的启动信号S (N)，其通路端624接收第一工作电位VGH，通路端626则电性耦接至第一控制节点Q (N)。P型晶体管630的控制端632同样接收本级(第N级)移位寄存器提供的启动信号S(N)，其通路端634接收第一工作电位VGH，通路端636则电性耦接至次级(第N+1级)移位寄存器的第一控制节点 Q(N+1)。
[0082]接下来请参照图7，其为根据本发明一实施例的移位寄存器中的第一下拉电路模块的详细电路图。在本实施例中，第一下拉电路模块700包括了两个P型晶体管710与720。P型晶体管710的控制端712接收启动信号S(N+1)，其通路端714则电性耦接至第一控制节点Q(N)。P型晶体管720的控制端722同样接收启动信号S (N+1)，其通路端724与P型晶体管710的通路端716电性耦接，而通路端726则接收第二工作电位VGL。
[0083]接下来请参照图8，其为根据本发明一实施例的移位寄存器中的第一上拉控制模块的详细电路图。在本实施例中，第一上拉控制模块800包括两个P型晶体管810与820。P型晶体管810的控制端812电性耦接至第一控制节点Q(N)，其通路端814接收第一工作电位VGH，通路端816电性耦接至第二控制节点Boot (N)。P型晶体管820的控制端822同样电性耦接至第一控制节点Q (N)，其通路端824接收第一工作电位VGH，而通路端826则电性耦接至启动信号节点ST(N)。
[0084]接下来请参照图9，其为根据本发明一实施例的移位寄存器中的第一下拉控制模块的详细电路图。在本实施例中，第一下拉控制模块900包括P型晶体管910、920、930与940以及电容C。P型晶体管910的控制端912接收前级(第N-1级)移位寄存器提供的启动信号S (N-1)，通路端914则电性耦接至第二控制节点Boot (N)。P型晶体管920的控制端922同样接收启动信号S(N-1)，其通路端924电性耦接至P型晶体管910的通路端916，而通路端926则接收第二工作电位VGL。P型晶体管930的控制端932电性耦接至第二控制节点Boot (N)，其通路端934电性耦接至启动信号节点ST (N)。P型晶体管940的通路端942同样电性耦接至第二控制节点Boot (N)，其通路端944电性耦接至P型晶体管930的通路端936，而通路端946则接收频率信号CKl。电容C的一端电性耦接至第二控制节点Boot (N)，而另一端则电性耦接至启动信号节点ST(N)。
[0085]接下来将配合【专利附图】
【附图说明】栅极控制信号产生器的内部电路。请参照图10，其为根据本发明一实施例的栅极控制信号产生器的电路方块图。在本实施例中，栅极控制信号产生器1000包括第二上拉控制模块1010、第二下拉控制模块1020以及第二上拉电路模块1030。如图所示，第二上拉控制模块1010除了接收第一工作电位VGH之外，还电性耦接至第一控制节点Q (N)与栅极控制信号输出节点SN(N),以借由第一控制节点Q (N)之电位而决定是否开启第一工作电位VGH至栅极控制信号输出节点SN(N)的电性通路；第二下拉控制模块1020除了接收致能信号ENl之外，还电性耦接至启动信号节点ST(N)与栅极控制信号输出节点SN(N),以借由启动信号节点ST(N)的电位而决定是否开启致能信号ENl至栅极控制信号输出节点SN(N)的电性通路；第二上拉电路模块1030接收前级(第N-1级)移位寄存器提供的启动信号S(N-1)、后级(第N+1级)移位寄存器提供的启动信号S(N+1)与第一工作电位VGH，而且还电性耦接至栅极控制信号输出节点SN(N)，以借由启动信号S(N-1)与启动信号S(N+1)来决定是否开启第一工作电位VGH至栅极控制信号输出节点SN(N)的电性通路。最终，栅极控制信号输出节点SN(N)的电位组成第N级移位寄存器提供的第一控制信号 Scan_N(N)。
[0086]请参照图11，其为根据本发明一实施例的栅极控制信号产生器的详细电路图。在本实施例中，栅极控制信号产生器1000a包括了第二上拉控制模块1010a、第二下拉控制模块1020a以及第二上拉电路模块1030a。第二上拉控制模块1010a包括一个P型晶体管1012，其控制端1014电性耦接至前述的第一控制节点Q (N)，通路端1016接收第一工作电位VGH，而通路端1018则电性耦接至栅极控制信号输出节点SN(N)。第二下拉控制模块1020a包括一个P型晶体管1022，其控制端1024电性耦接至启动信号节点ST(N)，通路端1026电性耦接至栅极控制信号输出节点SN(N)，而通路端1028则接收致能信号EN1。第二上拉电路模块1030a包括两个P型晶体管1032与1042，其中P型晶体管1032的控制端1034接收前级(第N-1级)移位寄存器提供的启动信号S(N-1)，其通路端1036接收第一工作电位VGH,而通路端1038则电性耦接至栅极控制信号输出节点SN(N) ；P型晶体管1042的控制端1044接收由次级(第N+1级)移位寄存器所提供的启动信号S (N+1)，其通路端1046接收第一工作电位VGH，通路端1048则电性耦接至栅极控制信号输出节点SN(N)。
[0087]若将上述各实施例结合在一起，则可得到如图12所示的一级移位寄存器与栅极控制信号产生器的详细电路图。在本实施例中，电路1200的大多数电路元件与连接方式均如图5?图11所示，在此不多加叙述。此外，为了稳定电路的运作，在电路1200中还另外增加了电容Cl，而电容C2则相当于图9所示的电容C。电容Cl的一端电性耦接至第一控制节点Q(N)，另一端则接收第二工作电位VGL。整个电路1200的运作方式将搭配以下的时序图进行说明。
[0088]请参照图13，其为根据本发明一实施例的第一栅极线驱动电路的操作时序图，并请配合参照图5?图12以方便理解以下说明。
[0089]若以第I级移位寄存器来看，则其输入波形则如前所述般为最开始时所提供的启动信号VST1。若以第N级移位寄存器及对应的栅极控制信号产生器为例，则根据上述说明内容，其输入波形应为第N-1级移位寄存器的输出信号，亦即由第N-1级移位寄存器所提供的启动信号S(N-1)。以下将以第N级移位寄存器为说明主体。
[0090]如图13所示，启动信号S(N-1)在操作期间Tpi的开头处由高电位转为低电位，并在操作期间Tp1之中保持在低电位。如此一来，图6所示的P型晶体管610、图9所示的P型晶体管910与920，以及图11所示的P型晶体管1032都会在操作期间Tpi之中保持导通状态。据此，第一控制节点Q(N)与第一工作电位VGH之间的电性通路就可借由P型晶体管610而导通，第二控制节点Boot (N)与第二工作电位VGL之间的电性通路则可借由P型晶体管910与920而导通，且栅极控制信号输出节点SN(N)与第一工作电位VGH之间的电性通路也借由P型晶体管1032而导通。所以，在操作期间Tpi内，第一控制节点Q(N)与栅极控制信号输出节点SN(N)的电位会维持在高电位，而第二控制节点Boot(N)的电位则被从高电位向下拉低至低电位(约与第二工作电位VGL相同)。
[0091]因为栅极控制信号输出节点SN(N)的电位会组成第一控制信号Scan_N(N)，所以第一控制信号Scan_N(N)在操作期间Tpi内会维持在高电位。
[0092]由于第一控制节点Q(N)在操作期间Tpi内被维持在高电位，因此图8所示的P型晶体管810、820以及图11所示的P型晶体管1012就不会被导通。相对的，由于第二控制节点Boot(N)的电位被拉低至低电位，所以图9所示的P型晶体管930与940会被导通，而启动信号节点ST(N)与频率信号CKl之间的电性通路也将借由P型晶体管930与940而导通。因此，启动信号节点ST(N)在操作期间Tpi内的电位将与频率信号CKl同样维持在高电位。而由于启动信号节点ST(N)维持在高电位，所以启动信号S(N)也会同样维持在高电位。如此一来，包括图6所示的P型晶体管620与630以及图11所示的晶体管1022也都会维持在不导通的状态。
[0093]接下来如图13所示，在操作期间Tpi结束时，启动信号S (N-1)在操作期间Tp2的开头处会由低电位转为高电位，并在操作期间Tp2之中保持在高电位。随着启动信号S (N-1)由低电位转为高电位，图6所示的P型晶体管610、图9所示的P型晶体管910与920，以及图11所示的P型晶体管1032就会由导通状态转为不导通状态。因此，P型晶体管610、P型晶体管910与920以及P型晶体管1032在操作期间Tp2之中都会保持在不导通状态。因此，第一控制节点Q(N)的电位保持不变，而第二控制节点Boot(N)的电位则因为P型晶体管910受电容C2耦合效应(Couple Effect)而被拉往更低的电位(更低于第二工作电位VGL)。随着第二控制节点Boot (N)的电位被下拉，在操作期间Tp2内的第二控制节点Boot (N)的电位会比频率信号CKl的低电位还要更低一些，所以图9所示的P型晶体管930与940仍保持在导通状态，而启动信号节点ST(N)与频率信号CKl之间的电性通路也将借由P型晶体管930与940而保持导通。因此，启动信号节点ST(N)在操作期间Tp2内的电位将与频率信号CKl同样变成并维持在低电位。
[0094]由于启动信号节点ST(N)在操作期间Tp2内会转换成低电位，因此如图6所示的P型晶体管620会被导通，并因此使第一控制节点Q(N)稳定在高电位状态。在此同时，图6所示的P型晶体管630也会因为同样的原因被导通，所以次级(第N+1级)移位寄存器中的第一控制节点Q(N+1)的电位也会被拉升并稳定在高电位状态。因为第一控制节点Q(N)被稳定在高电位状态，而启动信号节点ST(N)被转换成低电位状态，所以如图11所示的P型晶体管1012不会导通，但P型晶体管1022会被导通。
[0095]此外，依照本级移位寄存器的运作结果，在前级(第N-1级)移位寄存器的启动信号S (N-1)变为高电位之后，本级(第N级)移位寄存器的启动信号S(N)才会转为低电位，所以以此推算次级(第N+1级)移位寄存器的启动信号S(N+1)在操作期间Tp2之内将会维持在高电位状态。因此，图11所示的P型晶体管1042在操作期间Tp2内也将维持在不导通的状态。
[0096]根据上述，图11中的P型晶体管1012、1032与1042在操作期间Tp2内都维持在不导通状态，而P型晶体管1022则相反地维持在导通状态。因此，栅极控制信号输出节点SN(N)与致能信号ENl之间的电性通路会被导通，并因此使栅极控制信号输出节点SN(N)的电位在操作期间Tp2之内与致能信号ENl —样，在致能信号ENl的高电位脉冲之后一起维持在低电位状态。
[0097]同样的，因为栅极控制信号输出节点SN(N)的电位会组成第一控制信号Scan_N(N)，所以在操作期间Tp2内，当致能信号ENl降到低电位之后，第一控制信号Scan_N(N)也会下降到低电位。
[0098]再接下来，仍如图13所示，在操作期间Tp2结束时，启动信号S(N+1)在操作期间TP3的开头处会因为次级移位寄存器的运作而由高电位转为低电位，并在操作期间TP3之中保持在低电位。而随着启动信号S (N+1)转为低电位，图7所示的P型晶体管710与720就会转为导通状态，并因此而导通第一控制节点Q(N)与第二工作电位VGL之间的电性通路。随着第一控制节点Q(N)与第二工作电位VGL之间的电性通路被导通，第一控制节点Q(N)的电位就会被下拉至低电位(约与第二工作电位VGL相同)，并使得图8所示的P型晶体管810与820以及图11所示的P型晶体管1012都转为导通。此外，启动信号S(N+1)转为低电位之时，图11所示的P型晶体管1042也会导通。据此，栅极控制信号输出节点SN(N)与第一工作电位VGH之间的电性通路就借着P型晶体管1012与1042而导通，并使得栅极控制信号输出节点SN(N)的电位被拉升至高电位。
[0099]同样的，因为栅极控制信号输出节点SN(N)的电位会组成第一控制信号Scan_N(N)，所以在操作期间TP3内，第一控制信号Scan_N(N)也会被上拉到高电位。
[0100]再者，如上所述，因为第一控制节点Q(N)的电位被下拉至低电位而使得P型晶体管810与820都转为导通，所以可以借由P型晶体管810导通第二控制节点Boot(N)与第一工作电位VGH之间的电性通路，并借由P型晶体管820而导通启动信号节点ST(N)与第一工作电位VGH之间的电性通路。据此，第二控制节点Boot(N)与启动信号节点ST(N)的电位都会被上拉至约略等同于第一工作电位VGH的高电位。由于启动信号节点ST(N)的电位组成启动信号S (N)，所以在操作期间TP3内，启动信号S (N)会由低电位转为高电位，并维持在高电位的状态。
[0101]接下来请参照图14A，其为根据本发明一实施例的第二栅极线驱动电路的电路方块图。在本实施例中，第二栅极线驱动电路1400包括了多个移位寄存器，如移位寄存器SR(Dl)、SR(I)、SR(2)、SR(3)、…、SR(N-1)、SR(N)、SR(N+1)与 SR(N+2)等等，还有多个栅极控制信号产生器，如栅极控制信号产生器GCS2(1)、GCS2(2)、GCS2(3)、…、GCS2(N_1)、GCS2 (N)、GCS2 (N+l)与GCS2 (N+2)等等，以及多个发光控制信号产生器，如发光控制信号产生器 EMC(I)、EMC(2)、EMC(3)、.'EMC(N-1)、GMC(N)、EMC(N+1)与 EMC(N+2)等等。移位寄存器 SR (Dl)、SR (I)、SR (2)、SR (3)、…、SR(N-1)、SR(N)、SR (N+l)与 SR (N+2)是以级连的方式逐一连接，并与图4所示的移位寄存器相同的方式，将启动信号VST2逐级向后传递。再者，每一个栅极控制信号产生器与每一个发光控制信号产生器都会电性耦接到数个对应的移位寄存器，以根据所电性耦接的移位寄存器的输出而分别产生对应的第二控制信号与发光控制信号。
[0102]本实施例中使用的移位寄存器SR(Dl)、SR(I), SR (2), SR (3)、SR(N-1)、SR (N)、SR(N+1)与SR(N+2)与图4所示的实施例中使用的移位寄存器是相同的，所以标示了与图4的移位寄存器相同的标号。但是，本实施例中使用的栅极控制信号产生器与图4所示的实施例中使用的栅极控制信号产生器是不同的。然而，这并非限定第二栅极线驱动电路1400中所使用的移位寄存器一定要与第一栅极线驱动电路中所使用的相同。事实上，只要是能够达到同样效果的移位寄存器，都可以拿来当作可行的替换设计。
[0103]值得一提的是，虽然对于图14A中的一个栅极控制信号产生器，如GCS2 (N)，只示出与移位寄存器SR(N)之间的电性通路，但实际上一个栅极控制信号产生器是不只与一个移位寄存器电性耦接的。同样的，一个发光控制信号产生器也不只与一个移位寄存器电性耦接。为了附图的简洁，在图14A中仅示出了部分电性通路，而详细的单一栅极控制信号产生器及发光控制信号产生器与其它电路单元之间的电性耦接关系则示出在图14B之中。
[0104]请参照图14B，其为根据本发明一实施例的第二栅极线驱动电路中的单一栅极控制信号产生器及发光控制信号产生器与其它电路单元之间的电性通路示意图。在本实施例中，与第N级移位寄存器SR(N)相对应的栅极控制信号产生器GCS2 (N)除了电性耦接到第N级移位寄存器SR(N)之外，还进一步电性耦接到栅极控制信号产生器GCS2 (N-1)与GCS2(N+1)，以借此取得对应的第二控制信号Scan_N-2 (N-1)与Scan_N_2 (N+1)而产出对应的第二控制信号Scan_N-2 (N)。再者，与第N级移位寄存器SR(N)相对应的发光控制信号产生器EMC(N)则电性耦接到栅极控制信号产生器GCS2 (N-2)、GCS2 (N-1)、GCS2 (N)、GCS2 (N+l)、GCS2 (N+2)、GCS2 (N+3)以及 GCS2 (N+4)，以取得对应的第二控制信号 Scan_N-2(N-2)、Scan_N-2(N-1),Scan_N_2(N)、Scan_N_2(N+l)、Scan_N_2(N+2)、Scan_N_2(N+3)与Scan_N-2 (N+4)，并借此产出对应的发光控制信号EM(N)。
[0105]请参照图15，其为根据本发明一实施例的第二栅极线驱动电路中的栅极控制信号产生器的电路图。本实施例所示的栅极控制信号产生器包括了一个第二上拉电路模块1500，其电性耦接至第一工作电位VGH、与前级(第N-1级)移位寄存器相对应的栅极控制信号产生器GCS2 (N-1)所输出的第二控制信号Scan_N-2(N-l)、与次级(第N+1级)移位寄存器相对应的栅极控制信号产生器GCS2 (N+1)所输出的第二控制信号Scan_N-2 (N+l)，以及本级(第N级)移位寄存器的启动信号节点ST(N)所提供的启动信号S(N)。
[0106]更详细地，在第二上拉电路模块1500中包括了两个P型晶体管1510a与1510b。晶体管1510a的控制端1512a接收第二控制信号Scan_N_2 (N-1)，通路端1514a接收第一工作电位VGH，而通路端1516a则电性耦接至启动信号节点ST(N);晶体管1510b的控制端1512b则接收第二控制信号Scan_N-2 (N+l)，通路端1514b接收第一工作电位VGH，而通路端1516b则同样电性耦接至启动信号节点ST(N)。借此，第二上拉电路模块1500可以根据第二控制信号Scan_N-2 (N-1)与Scan_N_2 (N+l)而决定是否开启第一工作电位VGH至启动信号节点ST(N)的电性通路。
[0107]基于本实施例中的栅极控制信号产生器的设计，第N级移位寄存器的启动信号节点ST(N)会电性耦接至栅极控制信号输出节点SN(N)。因此，在本实施例所设计的电路中，电性耦接至启动信号节点ST(N)其实就相当于电性耦接至栅极控制信号输出节点SN(N)。而据此，启动信号节点ST (N)的电位就能组成第N级移位寄存器提供的第二控制信号Scan_N-2 (N)。类似的，在第二栅极线驱动电路中，所接收的各级的第二控制信号，会相当于各级移位寄存器于启动信号节点ST(N)所提供的启动信号。例如，当提及接收第二控制信号Scan_N-2 (N-1)时，就相当于第N-1级移位寄存器于启动信号节点ST (N-1)所提供的启动信号 S(N-1)。
[0108]接下来请参照图16，其为根据本发明一实施例的第二栅极线驱动电路中的一级移位寄存器与栅极控制信号产生器的详细电路图。在本实施例所示的电路1600中包括了第一上拉电路模块600a、第一下拉电路模块700a、第一上拉控制模块800a、第一下拉控制模块900a以及第二上拉电路模块1500a。其中，第一上拉电路模块600a、第一下拉电路模块700a、第一上拉控制模块800a以及第一下拉控制模块900a的详细电路及耦接关系与图12所不的实施例中的第一上拉电路模块600、第一下拉电路模块700、第一上拉控制模块800以及第一下拉控制模块900大致相同。然而，虽然在第一上拉电路模块600a、第一下拉电路模块700a、第一上拉控制模块800a以及第一下拉控制模块900a所接收的信号包括第二控制信号Scan_N-2 (N-1)、Scan_N_2 (N)与Scan_N_2 (N+l)，但如前所述，这些第二控制信号Scan_N-2(N-l)、Scan_N-2(N)与Scan_N_2 (N+1)实际上等同于对应的移位寄存器所产生的启动信号S(N-1)、S(N)与S(N+1)。因此，其操作方式与先前实施例中所述相同，在此不再赘述。
[0109]除上述之外，第二上拉电路模块1500a与启动信号节点ST(N)之间的电性耦接关系也与图15所示相同，在此不再赘述。请参考图16，其中启动信号节点ST(N)所提供的启动信号S(N)的电位只在第二控制信号Scan_N-2 (N-1)与Scan_N_2 (N+l)为低时，通过第二上拉电路模块1500a而被拉升至第一工作电位VGH。另外，请参考图12，可以发现启动信号节点ST(N)所提供的启动信号S(N)的电位，会在第二控制节点Boot(N)与频率信号CKl同时为低电位的时候被拉低至工作电位VGL，而在其余时间则是维持在第一工作电位VGH。于是，图12与图16所示的两电路1200与1600所产生的启动信号S(N)的波形是一致的。而由于启动信号节点ST(N)的电位在电路1600中就相当于第二控制信号Scan_N-2(N)，因此电路1600所产生的第二控制信号Scan_N-2(N)，会在第二控制节点Boot(N)与频率信号CKl同时为低电位的时候被拉低至第二工作电位VGL。
[0110]接下来请参照图17A、17B与17C，其中图17A为根据本发明一实施例的发光控制信号产生器的第一部分的电路图，图17B为同一实施例的发光控制信号产生器的第二部分的电路图，而图17C则为同一实施例的发光控制信号产生器的第三部分的电路图。如图17A、17B与17C所示，本实施例所提供的发光控制信号产生器包括了 P型晶体管1710a?1710e、1720a ?1720b、1730a ?1730b、1740a ?1740e、1750a ?1750e、1760、1770、1780、1790a ?1790e、1800a?1800b与1810a?1810b，以及一个电容C3。以下将以第N级发光控制信号产生器EMC (N)为例进行说明。
[0111]请先参照图17A，P型晶体管1710a的控制端1712a接收与前一级(第N_1级)移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2(N-l)，其通路端1714a接收第一工作电位VGH，通路端1716a则电性耦接至控制节点CNl (N)。P型晶体管1710b的控制端1712b接收与本级(第N级)移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N)，其通路端1714b接收第一工作电位VGH，通路端1716b电性耦接至控制节点CNl (N)。P型晶体管1710c的控制端1712c接收与次一级(第N+1级)移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2(N+l)，其通路端1714c接收第一工作电位VGH，通路端1716c电性耦接至控制节点CNl (N)。P型晶体管1710d的控制端1712d接收与次二级(第N+2级)移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N+2)，其通路端1714c接收第一工作电位VGH，通路端1716c电性耦接至控制节点CNl (N)。P型晶体管1710e的控制端1712e接收与次三级(第N+3级)移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N+3)，其通路端1714e接收第一工作电位VGH，通路端1716e电性耦接至控制节点CNl (N)。
[0112]再者，P型晶体管1720a的控制端1722a接收与前二级(第N_2级)移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N-2)，通路端1726a则接收第二工作电位VGL。P型晶体管1730a的控制端1732a电性耦接至P型晶体管1720a的通路端1724a，其通路端1734a电性耦接至控制节点CNl (N)，通路端1736a则接收第二工作电位VGL。P型晶体管1720b的控制端1722b接收与次四级(第N+4级)移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N+4)，通路端1726b则接收第二工作电位VGL。P型晶体管1730b的控制端1732b电性耦接至P型晶体管1720b的通路端1724b，其通路端1734b电性耦接至控制节点CNl (N)，而通路端1736b则接收第二工作电位VGL。电容C3的一端电性耦接至控制节点CNl (N)，第二端则接收第二工作电位VGL。
[0113]接下来请参照图17B, P型晶体管1740a、1740b、1740c、1740d与1740e的控制端1742a、1742b、1742c、1742d与1742e各自电性耦接至控制节点CNl (N)(通过接点B，);其各自的通路端1744a、1744b、1744c、1744d与1744e分别接收第一工作电位VGH (通过接点A’)，而各通路端1746a、1746b、1746c、1746d与1746e则分别电性耦接至控制节点CN2 (N)。
[0114]再者，P型晶体管1750a的控制端1752a接收与第N_1级移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2(N-l)，其通路端1754a电性耦接至控制节点CN2 (N)，通路端1756a则接收第二工作电位VGL (通过接点C’)。P型晶体管1750b的控制端1752b接收与第N级移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N)，其通路端1754b电性耦接至控制节点CN2 (N)，通路端1756b则接收第二工作电位VGL (通过接点C’)。P型晶体管1750c的控制端1752c接收与第N+1级移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N+1)，其通路端1754c电性耦接至控制节点CN2 (N)，通路端1756c则接收第二工作电位VGL (通过接点C’)。P型晶体管1750d的控制端1752d接收与第N+2级移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N+2)，其通路端1754d电性耦接至控制节点CN2 (N)，通路端1756d则接收第二工作电位VGL (通过接点C’)。？型晶体管1750e的控制端1752e接收与第N+3级移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N+3),其通路端1754e电性耦接至控制节点CN2 (N)，通路端1756e则接收第二工作电位VGL (通过接点C’)。
[0115]此外，P型晶体管1760的控制端1762同样电性耦接至控制节点CNl (N)(通过接点B’)，其通路端1764接收第一工作电位VGH，通路端1766电性耦接至控制节点CN3 (N)。P型晶体管1770的控制端电性耦接至控制节点CN2(N)，通路端1774电性耦接至控制节点CN3 (N)，通路端1776接收第二工作电位VGL (通过接点C’)。
[0116]接下来请参照图17C，P型晶体管1780的控制端电性耦接至控制节点CN3 (N)(通过接点B")，通路端1784接收第一工作电位VGH (通过接点A"及接点A’)，通路端1786电性耦接至发光控制信号产生节点EMP(N)。再者，P型晶体管1790a的控制端1792a接收第二控制信号Scan_N-2 (N-1)，P型晶体管1790b的控制端1792b接收第二控制信号Scan_N_2 (N)，P型晶体管1790c的控制端1792c接收第二控制信号Scan_N_2 (N+1)，P型晶体管1790d的控制端1792d接收第二控制信号Scan_N-2 (N+2)，P型晶体管1790e的控制端1792e接收第二控制信号Scan_N-2 (N+3);这些P型晶体管1790a?1790e的通路端1794a?1794e分别接收第一工作电位VGH (通过接点A"及接点A’)，而这些P型晶体管1790a?1790e的通路端1796a?1796e则分别电性耦接至发光控制信号产生节点EMP(N)。
[0117]此外，P型晶体管1800a的控制端1802a接收第二控制信号Scan_N_2 (N-2)，通路端1806a则接收第二工作电位VGL。P型晶体管1810a的控制端1812a电性耦接至P型晶体管1800a的通路端1804a，其通路端1814a电性耦接至发光控制信号产生节点EMP(N)，通路端1816a则接收第二工作电位VGL。P型晶体管1800b的控制端1802b接收第二控制信号Scan_N-2 (N+4)，通路端1806b则接收第二工作电位VGL。P型晶体管1810b的控制端1812b电性耦接至P型晶体管1800b的通路端1804b，其通路端1814b电性耦接至发光控制信号产生节点EMP(N)，通路端1816b则接收第二工作电位VGL。
[0118]在上述的电路中，发光控制信号产生节点EMP(N)的电位即可组成发光控制信号产生器EMC(N)所产生的发光控制信号EM(N)。从另一个角度来看，发光控制信号产生器EMC(N)是利用第二控制信号Scan_N-2(N-2)?Scan_N_2 (N+4)而产生对应的发光控制信号EM(N),这也是图14B的发光控制信号产生器EMC(N)会同时电性耦接至栅极控制信号产生器GCS2(N-2)?GCS2(N+4)的缘故。当然，如先前所述，第二控制信号Scan_N_2其实与同一移位寄存器的启动信号S相同，因此第二控制信号Scan_N-2 (N-2)?Scan_N_2 (N+4)实质上将与对应的移位寄存器所产生的启动信号S(N-2)?S(N+4)相同。据此，实际上也可以将图14B的发光控制信号产生器EMC (N)同时电性耦接至移位寄存器SR(N-2)?SR(N+4)的启动信号节点ST (N-2)?ST (N+4)，如此也能得到同样的操作目的。
[0119]接下来请参照图18，其为根据本发明一实施例的发光控制信号产生器的操作时序图。同样以图17A?17C所示的第N级发光控制信号产生器为例，在操作期间TP4之中，第二控制信号Scan_N-2 (N-2)为低电位，而第二控制信号Scan_N_2 (N-1)?Scan_N_2 (N+4)皆为高电位，因此P型晶体管1720a被导通，使得P型晶体管1730a的控制端被下拉至接近第二工作电位VGL，并因此导通P型晶体管1730a的两个通路端1734a与1736a之间的电性通路。根据同样的理由，P型晶体管1810a的两个通路端1814a与1816a之间的电性通路也被导通。而由于第二控制信号Scan_N-2 (N-1)?Scan_N_2 (N+4)皆为高电位，因此P型晶体管 1710a ?1710e、1750a ?1750e 以及 1790a ?1790e，还有 P 型晶体管 1720b、1730b、1800b与1810b都不导通。因此，控制节点CNl (N)的电位会被维持在接近第二工作电位VGL的低电位状态。同样的，发光控制信号产生节点EMP(N)的电位也会被维持在接近第二工作电位VGL的低电位状态。由于发光控制信号产生节点EMP(N)的电位将组成发光控制信号EM(N)，所以发光控制信号EM(N)在操作期间TP4之内会维持在低电位状态。
[0120]在操作期间TP5中，第二控制信号Scan_N_2 (N-1)为低电位，而第二控制信号Scan_N-2 (N-2)由低电位转为高电位，而第二控制信号Scan_N_2 (N)?Scan_N_2 (N+4)则皆保持为高电位。因此，原本不导通的P型晶体管1710a、1750a与1790a会转为导通；故使得原本导通的P型晶体管1730a与1810a变为不导通状态。因此，控制节点CNl (N)会转为高电位，而发光控制信号产生节点EMP (N)的电位也会被拉高至接近第一工作电位VGH的高电位状态。根据上述，发光控制信号EM(N)在操作期间TP5之内会维持在高电位状态。
[0121]接下来在操作期间TP6?TP9的这一段时间内，第二控制信号Scan_N_2(N)?Scan_N-2 (N+3)会轮流被拉至高电位状态，因此P型晶体管1710b?1710e、1750b?1750e以及1790b?1790e会轮流导通。因此，类似于操作期间TP5的原因，在操作期间TP6?TP9的这一段时间内，发光控制信号产生节点EMP(N)的电位也会被拉高至接近第一工作电位VGH的高电位状态。因此，发光控制信号EM(N)在操作期间TP6?TP9的这一段时间内会维持在高电位状态。
[0122]最后，在操作期间Tpici之中，第二控制信号Scan_N_2(N+4)为低电位，而第二控制信号Scan_N-2 (N-2)?Scan_N_2 (N+3)皆为高电位，因此P型晶体管1720b被导通，使得P型晶体管1730b的控制端被下拉至接近第二工作电位VGL，并因此导通P型晶体管1730b的两个通路端1734b与1736b之间的电性通路。根据同样的理由，P型晶体管1810b的两个通路端1814b与1816b之间的电性通路也被导通。而由于第二控制信号Scan_N-2(N-2)?Scan_N-2 (N+3)皆为高电位，因此P型晶体管1710a?1710e、1750a?1750e以及1790a?1790e，还有P型晶体管1720a、1730a、1800a与1810a都不导通。由此，控制节点CNl(N)的电位会被维持在接近第二工作电位VGL的低电位状态。同样的，发光控制信号产生节点EMP(N)的电位也会被维持在接近第二工作电位VGL的低电位状态。因此，发光控制信号EM(N)在操作期间Tpici之内会维持在低电位状态。
[0123]综上所述，由前述实施例所提供的发光控制信号产生器EMC(N)可以产生一个时间长度为五个第二控制信号周期的发光控制信号EM(N)。
[0124]上述的内容以举例的方式说明了一种可适用于本发明中的电路架构，但此【技术领域】人员应当能依照实际所需，在不脱离本发明的精神下修改细部的电路架构。例如，若为了减少各类控制信号的数量，还可以借由调整冗余移位寄存器的数量而实现。请参照图19，其为根据本发明另一实施例的平面显示器的电路方块图。
[0125]如图19所示，显示区1900由左侧的移位寄存器区以及右侧的移位寄存器区合作驱动。其中，左侧的移位寄存器区由上而下包含了四个上部的冗余移位寄存器SRA(UDl)?SRA(UD4)、多个移位寄存器SRA(I)?SRA(960)以及两个下部的冗余移位寄存器SRA(BDl)与SRA(BD2)，而右侧的移位寄存器区由上而下则包含了两个上部的冗余移位寄存器SRB(UDl)与SRB(UD2)、多个移位寄存器SRB(I)?SRB(960)以及四个下部的冗余移位寄存器SRB(BDl)?SRB(BD4)。如此一来，在由上往下的栅极线扫描时，就可以使两边采用同样的启动信号VST1，减少控制信号所需的数量。而当由下往上扫描时，也可以采用同样的启动信号VST3即可正常操作。使用此种架构，对于左侧的移位寄存器区需提供第一工作电位VGH、第二工作电位VGL、频率信号CKl (含反相频率信号)以及致能信号ENl ;相对的，对于右侧的移位寄存器区则需要提供第一工作电位VGH、第二工作电位VGL以及频率信号CKl (含反相频率信号)。因此，信号源需要提供至移位寄存器区的信号数量不到十个，若以信号种类来计算，则最多也只需要五种信号。
[0126]同样的，为了画面的简洁，对于右侧的移位寄存器区中的一个栅极控制信号产生器，只示出与对应的移位寄存器之间的电性通路，但实际上一个栅极控制信号产生器是不只与一个移位寄存器电性耦接的。同样的，一个发光控制信号产生器也不只与一个移位寄存器电性耦接。详细的单一栅极控制信号产生器及发光控制信号产生器与其它电路单元之间的电性耦接关系可参照图14B所示的内容。
[0127]此外，较佳地，上述每个实施例的各种单元或驱动电路的电路图中的晶体管整合于面板，即晶体管与像素、数据线以及与栅极线一起形成于面板的基板上，而各种单元或驱动电路不是芯片经由压合于面板的基板上。因此可称为GOA(gate driver integrated onarray/glass ;栅极驱动器集成于阵列基板上)电路。根据上述，本发明的实施例将栅极控制信号产生器分成两区，如此就可以将驱动阻抗大的控制信号Scan_N独立驱动，并将驱动阻抗较小的控制信号Scan_N-l与发光控制信号EM以另一组电路进行驱动。并且，借由新式的第一栅极线驱动电路与第二栅极线驱动电路，可以减少整体使用的开关数量，因此可以有效的提升制造工艺偏移量的容忍范围，更不易因为制造工艺误差所导致的电性漂移而影响到电路的正常运作并导致显示效果劣化。再者，借由冗余移位寄存器的数量调整，还可以减少所需信号的数量，降低电路布局的复杂度。
【权利要求】
1.一种显示面板，其特征在于，包括: 一显不区,包括多个像素,每一所述像素根据一第一栅极线所传递的一第一控制信号与一第二栅极线所传递的一第二控制信号而决定如何处理一数据线上所传递的数据，并根据一发光控制线所传递的一发光控制信号而决定何时发光； 一第一栅极线驱动电路，设置于所述显示区外的一第一区域，所述第一栅极线驱动电路电性耦接至所述第一栅极线以提供所述第一控制信号至所述第一栅极线；以及 一第二栅极线驱动电路，设置于所述显示区外的一第二区域，所述第二栅极线驱动电路电性耦接至所述第二栅极线以提供所述第二控制信号至所述第二栅极线，且所述第二栅极线驱动电路电性耦接至所述发光控制线以提供所述发光控制信号至所述发光控制线，其中，所述第一区域与所述第二区域位于所述显示区的不同侧， 其中，用于一第一像素的所述第一控制信号的一第一致能时段与所述第二控制信号的一第二致能时段之间的最小时间间隔，与所述第一致能时段的时间长度相当。
2.根据权利要求1所述的显示面板，其特征在于，所述第一栅极线驱动电路包括: 多个移位寄存器，所述移位寄存器以级连方式逐一连接，并将一启动信号由所述移位寄存器中的一第N级移位寄存器传递至一第N+1级移位寄存器；以及 多个第一栅极控制信号产生器，每一所述第一栅极控制信号产生器电性耦接至所述移位寄存器之一，以根据所电性耦接的所述移位寄存器的输出而产生对应的所述第一控制信号。
3.根据权利要求2所述的显示面板，其特征在于，所述第N级移位寄存器包括: 一第一上拉电路模块，接收一第一工作电位以及由一第N-1级移位寄存器提供至所述第N级移位寄存器的所述启动信号，并根据所述第N-1级移位寄存器提供的所述启动信号及所述第N级移位寄存器提供的所述启动信号，决定是否开启所述第一工作电位至一第一控制节点的电性通路； 一第一下拉电路模块，接收一第二工作电位以及由所述第N+1级移位寄存器提供的所述启动信号，并根据所述第N+1级移位寄存器提供的所述启动信号决定是否开启所述第二工作电位至所述第一控制节点的电性通路； 一第一上拉控制模块，接收所述第一工作电位并电性耦接至所述第一控制节点，所述第一上拉控制模块根据所述第一控制节点的电位而决定是否开启所述第一工作电位分别至一第二控制节点与至一启动信号节点的电性通路；以及 一第一下拉控制模块，接收一频率信号、所述第二工作电位及所述第N-1级移位寄存器提供的所述启动信号，所述第一下拉控制模块根据所述第N-1级移位寄存器提供的所述启动信号决定是否将所述第二工作电位传递至所述第二控制节点，并根据所述第二控制节点的电位决定是否开启所述频率信号至所述启动信号节点的电性通路， 其中，所述启动信号节点的电位组成所述第N级移位寄存器提供的所述启动信号。
4.根据权利要求3所述的显示面板，其特征在于，所述第一上拉电路模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述第一控制节点； 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述第一控制节点；以及 一第三开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位。
5.根据权利要求3所述的显示面板，其特征在于，所述第一下拉电路模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N+1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第一控制节点； 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N+1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第一开关的第二通路端，其第二通路端接收所述第二工作电位；以及 一电容，具有第一端与第二端，其第一端电性耦接至所述第一控制节点，其第二端接收所述第二工作电位。
6.根据权利要求3所述的显示面板，其特征在于，所述第一上拉控制模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第一控制节点，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述第二控制节点；以及 一第二开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第一控制节点，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述启动信号节点。
7.根据权利要求3所述的显示面板，其特征在于，所述第一下拉控制模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第二控制节点； 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第一开关的第二通路端，其第二通路端接收所述第二工作电位； 一第三开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第二控制节点，其第一通路端电性耦接至所述启动信号节点； 一第四开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第二控制节点，其第一通路端电性耦接至所述第三开关的第二通路端，其第二通路端接收所述频率信号；以及 一电容，具有第一端与第二端，其第一端电性耦接至所述启动信号节点，其第二端电性耦接至所述第二控制节点。
8.根据权利要求3所述的显示面板，其特征在于，所述第一栅极控制信号产生器中，至少有一者包括: 一第二上拉控制模块，接收所述第一工作电位并电性耦接至所述第一控制节点及一栅极控制信号输出节点，以借由所述第一控制节点的电位而决定是否开启所述第一工作电位至所述栅极控制信号输出节点的电性通路； 一第二下拉控制模块，接收一致能信号并电性耦接至所述启动信号节点及所述栅极控制信号输出节点，以借由所述启动信号节点的电位而决定是否开启所述致能信号至所述栅极控制信号输出节点的电性通路；以及 一第二上拉电路模块，接收所述第N-1级移位寄存器提供的所述启动信号、所述第N+1级移位寄存器提供的所述启动信号与所述第一工作电位，且电性耦接至所述栅极控制信号输出节点，以借由所述第N-1级移位寄存器提供的所述启动信号与所述第N+1级移位寄存器提供的所述启动信号，决定是否开启所述第一工作电位至所述栅极控制信号输出节点的电性通路， 其中，所述栅极控制信号输出节点的电位组成所述第N级移位寄存器提供的所述第一控制信号。
9.根据权利要求8所述的显示面板，其特征在于，所述第二上拉控制模块包括: 一开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第一控制节点，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述栅极控制信号输出节点。
10.根据权利要求8所述的显示面板，其特征在于，所述第二下拉控制模块包括: 一开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述启动信号节点，其第一通路端电性耦接至所述栅极控制信号输出节点，其第二通路端接收所述致能信号。
11.根据权利要求8所述的显示面板，其特征在于，所述第二上拉电路模块包括:一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述栅极控制信号输出节点；以及 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N+1级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述栅极控制信号输出节点。
12.根据权利要求1所述的显示面板，其特征在于，所述第二栅极线驱动电路包括: 多个移位寄存器，所述移位寄存器以级连方式逐一连接，并将一启动信号由所述移位寄存器中的一第N级移位寄存器传递至一第N+1级移位寄存器； 多个第二栅极控制信号产生器，每一所述第二栅极控制信号产生器电性耦接至所述移位寄存器之一，以根据所电性耦接的所述移位寄存器的输出而产生对应的所述第二控制信号；以及多个发光控制信号产生器，每一所述发光控制信号产生器电性耦接至部分所述移位寄存器，以根据所电性耦接的部分所述移位寄存器的输出而产生对应的所述发光控制信号。
13.根据权利要求12所述的显示面板，其特征在于，所述第N级移位寄存器包括: 一第一上拉电路模块，接收一第一工作电位以及由一第N-1级移位寄存器提供至所述第N级移位寄存器的所述启动信号，并根据所述第N-1级移位寄存器提供的所述启动信号及所述第N级移位寄存器提供的所述启动信号，决定是否开启所述第一工作电位至一第一控制节点的电性通路； 一第一下拉电路模块，接收一第二工作电位以及由所述第N+1级移位寄存器提供的所述启动信号，并根据所述第N+1级移位寄存器提供的所述启动信号决定是否开启所述第二工作电位至所述第一控制节点的电性通路； 一第一上拉控制模块，接收所述第一工作电位并电性耦接至所述第一控制节点，所述第一上拉控制模块根据所述第一控制节点的电位而决定是否开启所述第一工作电位分别至一第二控制节点与至一启动信号节点的电性通路；以及 一第一下拉控制模块，接收一频率信号、所述第二工作电位及所述第N-1级移位寄存器提供的所述启动信号，所述第一下拉控制模块根据所述第N-1级移位寄存器提供的所述启动信号决定是否将所述第二工作电位传递至所述第二控制节点，并根据所述第二控制节点的电位决定是否开启所述频率信号至所述启动信号节点的电性通路， 其中，所述启动信号节点的电位组成所述第N级移位寄存器提供的所述启动信号。
14.根据权利要求13所述的显示面板，其特征在于，所述第一上拉电路模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述第一控制节点； 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述第一控制节点；以及 一第三开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位。
15.根据权利要求13所述的显示面板，其特征在于，所述第一下拉电路模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N+1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第一控制节点； 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N+1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第一开关的第二通路端，其第二通路端接收所述第二工作电位；以及 一电容，具有第一端与第二端，其第一端电性耦接至所述第一控制节点，其第二端接收所述第二工作电位。
16.根据权利要求13所述的显示面板，其特征在于，所述第一上拉控制模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第一控制节点，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述第二控制节点；以及 一第二开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第一控制节点，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述启动信号节点。
17.根据权利要求13所述的显示面板，其特征在于，所述第一下拉控制模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第二控制节点； 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第一开关的第二通路端，其第二通路端接收所述第二工作电位； 一第三开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第二控制节点，其第一通路端电性耦接至所述启动信号节点； 一第四开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第二控制节点，其第一通路端电性耦接至所述第三开关的第二通路端，其第二通路端接收所述频率信号；以及 一电容，具有第一端与第二端，其第一端电性耦接至所述启动信号节点，其第二端电性耦接至所述第二控制节点。
18.根据权利要求13所述的显示面板，其特征在于，所述第二栅极控制信号产生器中，至少有一者包括: 一第二上拉电路模块，接收所述第N-1级移位寄存器提供的所述启动信号、所述第N+1级移位寄存器提供的所述启动信号与所述第一工作电位，且电性耦接至所述启动信号节点，以借由所述第N-1级移位寄存器提供的所述启动信号与所述第N+1级移位寄存器提供的所述启动信号，决定是否开启所述第一工作电位至所述启动信号节点的电性通路， 其中，所述启动信号节点的电位组成所述第N级移位寄存器提供的所述第二控制信号。
19.根据权利要求18所述的显示面板，其特征在于，所述第二上拉电路模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述启动信号节点；以及 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N+1级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述启动信号节点。
20.根据权利要求13所述的显示面板，其特征在于，所述发光控制信号产生器中，至少有一者包括: 一第一开关、一第二开关、一第三开关、一第四开关与一第五开关，各具有控制端、第一通路端与第二通路端，所述第一、第二、第三、第四与第五开关的第一通路端接收所述第一工作电位，所述第一、第二、第三、第四与第五开关的第二通路端电性耦接至一第一控制节点，且所述第一、第二、第三、第四与第五开关的控制端分别接收所述第N-1级移位寄存器提供的所述启动信号、所述第N级移位寄存器提供的所述启动信号、所述第N+1级移位寄存器提供的所述启动信号、一第N+2级移位寄存器提供的所述启动信号与一第N+3级移位寄存器提供的所述启动信号，其中所述第N+2级移位寄存器为所述第N+1级移位寄存器的下一级移位寄存器，所述第N+3级移位寄存器为所述第N+2级移位寄存器的下一级移位寄存器； 一第六开关，具有控制端、第一通路端与第二通路端，其控制端接收一第N-2级移位寄存器提供的所述启动信号，其第二通路端接收所述第二工作电位，其中，所述第N-2级移位寄存器为所述第N-1级移位寄存器的上一级移位寄存器； 一第七开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第六开关的第一通路端，其第一通路端电性耦接至所述第一控制节点，其第二通路端接收所述第二工作电位；一第八开关，具有控制端、第一通路端与第二通路端，其控制端接收一第N+4级移位寄存器提供的所述启动信号，其第二通路端接收所述第二工作电位，其中，所述第N+4级移位寄存器为所述第N+3级移位寄存器的下一级移位寄存器； 一第九开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第八开关的第一通路端，其第一通路端电性耦接至所述第一控制节点，其第二通路端接收所述第二工作电位； 一电容，具有第一端与第二端，其第一端电性耦接至所述第一控制节点，其第二端接收所述第二工作电位； 一第十开关、一第十一开关、一第十二开关、一第十三开关与一第十四开关，各具有控制端、第一通路端与第二通路端，所述第十、第十一、第十二、第十三与第十四开关的控制端耦接至所述第一控制节点，所述第十、第十一、第十二、第十三与第十四开关的第一通路端接收所述第一工作电位，所述第十、第十一、第十二、第十三与第十四开关的第一通路端电性耦接至一第二控制节点； 一第十五开关、一第十六开关、一第十七开关、一第十八开关与一第十九开关，各具有控制端、第一通路端与第二通路端，所述第十五、第十六、第十七、第十八与第十九开关的控制端分别接收所述第N-1级移位寄存器提供的所述启动信号、所述第N级移位寄存器提供的所述启动信号、所述第N+1级移位寄存器提供的所述启动信号、所述第N+2级移位寄存器提供的所述启动信号与所述第N+3级移位寄存器提供的所述启动信号，所述第十五、第十六、第十七、第十八与第十九开关的第一通路端电性耦接至所述第二控制节点，所述第十五、第十六、第十七、第十八与第十九开关的第二通路端接收所述第二工作电位； 一第二十开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第一控制节点，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至一第三控制节占.一第二十一开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第二控制节点，其第一通路端电性耦接至所述第三控制节点，其第二通路端接收所述第二工作电位； 一第二十二开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第三控制节点，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至一发光控制信号产生节点，其中所述发光控制信号产生节点的电位组成所述发光控制信号； 一第二十三开关、一第二十四开关、一第二十五开关、一第二十六开关与一第二十七开关，各具有控制端、第一通路端与第二通路端，所述第二十三、二十四、二十五、二十六与二十七开关的控制端分别接收所述第N-1级移位寄存器提供的所述启动信号、所述第N级移位寄存器提供的所述启动信号、所述第N+1级移位寄存器提供的所述启动信号、所述第N+2级移位寄存器提供的所述启动信号与所述第N+3级移位寄存器提供的所述启动信号，所述第二十三、二十四、二十五、二十六与二十七开关的第一通路端接收所述第一工作电位，所述第二十三、二十四、二十五、二十六与二十七开关的第二通路端电性耦接至所述发光控制信号产生节点； 一第二十八开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-2级移位寄存器提供的所述启动信号，其第二通路端接收所述第二工作电位；一第二十九开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第二十八开关的第一通路端，其第一通路端电性耦接至所述发光控制信号产生节点，其第二通路端接收所述第二工作电位； 一第三十开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N+4级移位寄存器提供的所述启动信号，其第二通路端接收所述第二工作电位；以及 一第三十一开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第三十开关之第一通路端，其第一通路端电性耦接至所述发光控制信号产生节点，其第二通路端接收所述第二工作电位。
【文档编号】G09G3/32GK104318901SQ201410662355
【公开日】2015年1月28日 申请日期:2014年11月18日 优先权日:2014年8月22日
【发明者】林雅婷, 黄郁升 申请人:友达光电股份有限公司
【专利摘要】本发明提供一种显示面板，在显示区的两侧分设第一栅极线驱动电路与第二栅极线驱动电路，并分别通过第一栅极线与第二栅极线控制显示区中的同一个像素。第一栅极线驱动电路电性耦接至第一栅极线以提供第一控制信号至第一栅极线；第二栅极线驱动电路电性耦接至第二栅极线以提供第二控制信号至第二栅极线。此外，第二栅极线驱动电路电性耦接至发光控制线以提供发光控制信号至发光控制线，并借由发光控制线控制同一个像素何时发光。
【专利说明】显示面板
【技术领域】
[0001]本发明涉及一种显示面板的驱动电路。
【背景技术】
[0002]平面显示器是以像素电路为基础来显示画面的一种显示装置，而不同的像素电路可能就需要不一样的驱动电路设计来搭配才能使画面正常显示。
[0003]请参照图1，其为一般常见的一种平面显示器中的像素电路的电路图。像素电路10借由两个栅极控制信号Scan_N与Scan_N_l以及一个发光控制信号EM，控制P型晶体管Tl、T2、T3、T4、T5与T6以及两个电容Cstl与Cst2，以借此在发光体驱动工作电位OVDD、VIN与OVSS的供给下，决定何时接收显示数据DATA以及控制发光二极管Dl何时发光。举例而言，图1的电路图为第一晶体管的控制端仅连接栅极控制信号Scan_N-l，第一晶体管的第一端仅连接电容Cstl的第一端、电容Cst2的第二端、晶体管T3的第一端与晶体管T4的控制端，以及第一晶体管的第二端仅连接至发光体驱动工作电位VIN。晶体管T2的控制端仅连接发光控制信号EM与晶体管T5的控制端、晶体管T2的第一端仅连接电容Cstl的第二端与发光体驱动工作电位0VDD、晶体管T2的第二端连接晶体管T4的第一端与晶体管T6的第一端。晶体管T3的控制端仅连接电容Cst2的第一端、晶体管T6的控制端与栅极控制信号Scan_N,晶体管T3的第二端仅连接晶体管T4的第二端与晶体管T5的第一端。晶体管T5的第二端仅连接发光二极管Dl的第一端，而发光二极管Dl的第二端仅连接发光体驱动工作电位0VSS。晶体管T6的第二端仅连接显示数据DATA。应对于此种像素电路，目前使用的驱动电路如图2所示。
[0004]请参照图2，其为目前使用的一种平面显示器中的驱动电路的电路方块图。在平面显示器20之中，包括了一个显示区200，这个显示区中设置有许多个如图1所示的像素电路，而每一个像素电路都需要两个栅极控制信号Scan_N与Scan_N_l以及发光控制信号EM的控制。如图所示，为了明确化各控制信号与像素电路之间的关系，第一行的像素电路接收的栅极控制信号分别由第一栅极控制信号产生单元Scan_P(l)与第二栅极控制信号产生单元Scan_P-l(l)提供，而第一行的像素电路接收的发光控制信号则由发光控制信号产生单元EMP (I)提供。因此，当显示区200中有960行的像素电路存在时，就必须存在Scan_P(l)、Scan_P(2)、…、Scan_P(959)与Scan_P(960)共960个第一栅极控制信号产生单元，以及 Scan_P-l (I)、Scan_P_l (2)、...、Scan_P_l (959)与 Scan_P_l (960)共 960 个第二栅极控制信号产生单元，另外还要提供EMP (I)、EMP (2)、…、EMP (959)与EMP (960)共960个发光控制信号产生单元。
[0005]如图2所示，在目前的驱动电路中，第一栅极控制信号产生单元Scan_PW?Scan_P (960)以及第二栅极控制信号产生单元Scan_P_l (I)?Scan_P_l (960)会被设置在显示区200的同一侧，而发光控制信号产生单元EMP(I)?EMP(960)则被设置在显示区200的另一侧。每一个第一栅极控制信号产生单兀Scan_P(I)?Scan_P(960)与每一个第二栅极控制信号产生单元Scan_P-l (I)?Scan_P_l (960)会分别受控于一个对应的移位寄存器RSR(I)?RSR(960)，例如:成对之第一栅极控制信号Scan_P(l)与第二栅极控制信号产生单元Scan_P-l(l)仅会受到移位寄存器RSR(I)所控制，其余对应关系依照上述类推；类似的，每一个发光控制信号产生单元EMP (I)?EMP (960)也会分别受控于一个对应的移位寄存器LSR(I)?LSR(960)，例如:发光控制信号产生单元EMP (I)仅会受到移位寄存器LSR(I)所控制，其余对应关系依照上述类推，其中，移位寄存器LSR(I)?LSR(960)与移位寄存器RSR(I)?RSR(960)是不同的元件或群组。此外，为了更容易的设计频率信号，有时候还会在这个驱动电路中额外加上几个冗余移位寄存器RBDSR、LUDSR与LBDSR，例如:冗余移位寄存器RBDSR仅连接于最后一个移位寄存器RSR (960)，冗余寄存器LUDSR仅连接第一个移位寄存器LSR (I)，而冗余寄存器LBDSR仅连接最后一个移位寄存器LSR (960)。
[0006]这样的驱动电路足以使显示面板20正常的显示画面。然而，由于在搭配如图1所示的像素电路10进行显示操作时，栅极控制信号Scan_N与Scan_N_l在驱动时会面临阻抗不匹配的问题，所以此种驱动电路容易导致显示面板20的发光均匀性不佳。此外，常用的移位寄存器搭配第一、第二栅极控制信号产生单元与发光控制信号产生单元需要非常多的晶体管，一旦在制造工艺上出现误差而造成晶体管的电性漂移，就很容易造成移位寄存器的功能异常而使显示效果劣化。最后，需提供至此种驱动电路的相异的各类控制信号多达数十个，使得负责提供这些控制信号的信号源的设计变得十分复杂。
【发明内容】
[0007]本发明的一实施例所提供的显示面板包括显示区、第一栅极线驱动电路以及第二栅极线驱动电路。其中，显示区包括多个像素，每一个像素根据第一栅极线所传递的第一控制信号与第二栅极线所传递的第二控制信号而决定如何处理数据在线所传递的数据，并根据发光控制线所传递的发光控制信号而决定何时发光。第一栅极线驱动电路设置于显示区外的第一区域内，且此第一栅极线驱动电路电性耦接至前述的第一栅极线以提供第一控制信号至第一栅极线。第二栅极线驱动电路则设置于显示区外的第二区域内，且此第二栅极线驱动电路电性耦接至前述的第二栅极线以提供第二控制信号至第二栅极线。此外，第二栅极线驱动电路还电性耦接至发光控制线以提供发光控制信号至发光控制线。其中，前述的第一区域与第二区域位于显示区的不同侧，且用于第一像素的第一控制信号的第一致能时段与第二控制信号的第二致能时段之间的最小时间间隔，与第一致能时段的时间长度相当。
[0008]本发明将栅极控制信号产生器分成两区，如此就可以将驱动阻抗大的控制信号Scan_N独立驱动，并将驱动阻抗较小的控制信号Scan_N_2与发光控制信号EM以另一组电路进行驱动。并且，借由新式的第一栅极线驱动电路与第二栅极线驱动电路，可以减少整体使用的开关数量，因此可以有效的提升制造工艺偏移量的容忍范围，更不易因为制造工艺误差所导致的电性漂移而影响到电路的正常运作并导致显示效果劣化。此外，借由本技术所提供的电路设计，仅需提供不到十个控制信号就可以轻易的控制两侧的栅极线驱动电路，因此可以降低信号源的设计复杂度。
【专利附图】
【附图说明】
[0009]图1为目前使用的一种平面显示器中的像素电路的电路图；
[0010]图2为目前使用的一种平面显示器中的驱动电路的电路方块图；
[0011]图3为根据本发明一实施例的平面显示器的电路方块图；
[0012]图4为根据本发明一实施例的第一栅极线驱动电路的电路方块图；
[0013]图5为根据本发明一实施例的第一栅极线驱动电路中的移位寄存器的电路方块图；
[0014]图6为根据本发明一实施例的移位寄存器中的第一上拉电路模块的详细电路图；
[0015]图7为根据本发明一实施例的移位寄存器中的第一下拉电路模块的详细电路图；
[0016]图8为根据本发明一实施例的移位寄存器中的第一上拉控制模块的详细电路图；
[0017]图9为根据本发明一实施例的移位寄存器中的第一下拉控制模块的详细电路图；
[0018]图10为根据本发明一实施例的第一栅极线驱动电路中的栅极控制信号产生器的电路方块图；
[0019]图11为根据本发明一实施例的第一栅极线驱动电路中的栅极控制信号产生器的详细电路图；
[0020]图12为根据本发明一实施例的第一栅极线驱动电路中的一级移位寄存器与栅极控制信号产生器的详细电路图；
[0021]图13为根据本发明一实施例的第一栅极线驱动电路中的一级移位寄存器与栅极控制信号产生器的操作时序图；
[0022]图14A为根据本发明一实施例的第二栅极线驱动电路的电路方块图；
[0023]图14B为根据本发明一实施例的第二栅极线驱动电路中的单一栅极控制信号产生器及发光控制信号产生器与其它电路单元之间的电性通路示意图；
[0024]图15为根据本发明一实施例的第二栅极线驱动电路中的栅极控制信号产生器的电路图；
[0025]图16为根据本发明一实施例的第二栅极线驱动电路中的一级移位寄存器与栅极控制信号产生器的详细电路图；
[0026]图17A为根据本发明一实施例的发光控制信号产生器的第一部分的电路图；
[0027]图17B为图17A所示的实施例的发光控制信号产生器的第二部分的电路图；
[0028]图17C为图17A所示的实施例的发光控制信号产生器的第三部分的电路图；
[0029]图18为根据本发明一实施例的发光控制信号产生器的操作时序图；
[0030]图19为根据本发明另一实施例的平面显示器的电路方块图。
[0031]附图标记
[0032]10:像素电路20、30:平面显示器
[0033]200、300、1900:显示区302、304:像素
[0034]320:数据线330、400:第一栅极线驱动电路
[0035]332、334:第一栅极线340、1400:第二栅极线驱动电路
[0036]342,346:第二栅极线
[0037]500、LSR(I)?LSR(960)、LBDSR、LUDSR、RSR(I)、RSR(2)、RSR(959)、RSR(960)、RBDSR、SR (Dl)、SR (I)、SR (2)、SR (N-1)、SR (N)、SR (N+l)、SRA (UDl)?SRA (UD4) ,SRA(I)?SRA (960)、SRA (BDl)、SRA (BD2)、SRB (UDl)、SRB(UD2)、SRB(I)?SRB(960)、SRB(BDl)?SRB (BD4):移位寄存器
[0038]510、600、600a:第一上拉电路模
[0039]520、700、700a:第一下拉电路模块
[0040]530,800,800a:第一上拉控制模块
[0041]540、900、900a:第一下拉控制模块
[0042]610、620、630、710、720、810、820、910、920、930、940、1012、1022、1032、1042、1510a、1510b、1710a ?1710e、1720a、1720b、1730a、1730b、1740a ?1740e、1750a?1750e、1760、1770、1780、1790a ?1790e、1800a、1800b、1810a、1810b、Tl、T2、T3、T4、T5、T6:P 型晶体管
[0043]612、622、632、712、722、812、822、912、922、932、942、1014、1024、1034、1044、1512a、1512b、1712a?1712e、1722a、1722b、1732a、1732b、1742a ?1742e、1752a ?1752e、1762、1772、1782、1792a ?1792e、1802a、1802b、1812a、1812b:控制端
[0044]614、616、624、626、634、636、714、716、724、726、814、816、824、826、914、916、924、926、934、936、944、946、1016、1018、1026、1028、1036、1038、1046、1048、1514a、1514b、1516a、1516b、1714a ?1714e、1716a ?1716e、1724a、1726a、1724b、1726b、1734a、1736a、1734b、1736b、1744a ?1744e、1746a ?1746e、1754a?1754e、1756a ?1756e、1764、1766、1774、1776、1784、1786、1794a ?1794e、1796a?1796e、1804a、1806a、1804b、1806b、1814a、1816a、1814b、1816b:通路端
[0045]1010、1010a:第二上拉控制模块
[0046]1020、1020a:第二下拉控制模块
[0047]1030、1030a、1500、1500a:第二上拉电路模块
[0048]1200、1600:移位寄存器与栅极控制信号产生器的组合电路
[0049]Boot (N):第二控制节点
[0050]C、Cl、C2、C3、Cstl、Cst2:电容
[0051]CNl (N)、CN2 (N)、CN3 (N):控制节点
[0052]CKl:频率信号
[0053]Dl:发光二极管
[0054]DATA:显示数据
[0055]EM, EM(I)?EM (960)、EM (N):发光控制信号
[0056]EMC(I)?EMC (960)、EMC (N):发光控制信号产生单元
[0057]EMP(N):发光控制信号产生节点ENl:致能信号
[0058]GCSl (I)?GCSl (960)、GCSl (N-1)、GCSl (N)、GCSl (N+l)、GCS2 (I)?GCS2 (960)、GCS2 (N-2)、GCS2 (N-1)、GCS2 (N)、GCS2 (N+l)、GCS2 (N+2)、GCS2 (N+3)、GCS2 (N+4):栅极控制信号产生器
[0059]VGH:第一工作电位
[0060]VGL:第二工作电位
[0061]OVDD, VIN、OVSS:发光体驱动工作电位
[0062]Q(N):第一控制节点
[0063]S(N_1)、S(N)、S(N+1)、VST1、VST2、VST3:启动信号
[0064]Scan_N、Scan_N_l:栅极控制信号
[0065]Scar^PvKl)?Scan_N(960)、Scan_N(N_l)、Scan_N(N)、Scan_N(N+l):第一控制信号
[0066]Scan_N-2 (I)?Scan_N_2 (960)、Scan_N_2 (N-2)、Scan_N_2 (N-1), Scan_N_2 (N)、Scan_N-2 (N+l)、Scan_N_2 (N+2)、Scan_N_2 (N+3)、Scan_N_2 (N+4):第二控制信号
[0067]Scan_PW?Scan_P(960):第一栅极控制信号产生单兀
[0068]Scan_P-l (I)?Scan_P_l (960):第二栅极控制信号产生单元
[0069]SN(N):栅极控制信号输出节点
[0070]ST(N):启动信号节点
[0071]Tpi?Tpic1:操作期间
【具体实施方式】
[0072]请参照图3，其为根据本发明一实施例的平面显示器的电路方块图。在本实施例中，平面显示器30包括显示区300、第一栅极线驱动电路330、第二栅极线驱动电路340、数据线320、第一栅极线332与334、第二栅极线342与346以及发光控制线344与348。此夕卜，显示区220中具有多个像素302与304，每一个像素则受到对应的第一、第二栅极线以及发光控制线的影响。举例来说，像素302电性耦接到第一栅极线332、第二栅极线342、发光控制线344与数据线320，并根据第一栅极线332所传递的控制信号Scan_N(l)(以下将Scan_N通称为第一控制信号)与第二栅极线342所传递的控制信号Scan_N_2(l)(以下将Scan_N-2通称为第二控制信号)，决定如何处理在数据线320上传递的数据，并根据发光控制线所传递的发光控制信号EM(I)而决定于何时发光。类似的，像素304电性耦接到第一栅极线334、第二栅极线346、发光控制线348与数据线320，并根据第一栅极线334所传递的第一控制信号Scan_N (2)与第二栅极线346所传递的第二控制信号Scan_N_2 (2)，决定如何处理在数据线320上传递的数据，并根据发光控制线所传递的发光控制信号EM(2)而决定于何时发光。
[0073]像素302与304的详细电路可为如图1所示的像素电路10，但原本接收控制信号Scan_N-l之处则改为接收此处的第二控制信号Scan_N_2。当然，像素302与304也可以是另外设计电路，但仍应以第一控制信号Scan_N与第二控制信号Scan_N_2为其控制信号，以能与本实施例提供的控制信号相搭配。
[0074]如图3所示，第一栅极线驱动电路330被设置在显示区300外左侧的区域中，而第二栅极线驱动电路340则被设置在显示区300外右侧的区域中。第一栅极线驱动电路330电性耦接至第一栅极线332与334，以分别将第一控制信号Scan_N(l)与Scan_N(2)提供至对应的第一栅极线332与334。第二栅极线驱动电路340除了电性耦接至第二栅极线342与346之外，还进一步电性耦接至发光控制线344与348，借此，第二栅极线驱动电路340可以将第二控制信号Scan_N-2 (I)与Scan_N_2 (2)分别提供至对应的第二栅极线342与346，并将发光控制信号EM(I)与EM(2)分别提供至对应的发光控制线344与348。
[0075]借由上述的设计方式，可以将驱动阻抗差别较大的信号分开。以第一控制信号Scan_N与发光控制信号EM，以及采用与第二控制信号Scan_N_2来替代栅极控制信号Scan_N-1以驱动图1的像素电路10的状况来说，第一控制信号Scan_N必须负责读取数据以及进行临界电压的补偿，所以造成其在驱动时的阻抗负载(RC Loading)比第二控制信号Scan_N-2与发光控制信号EM在驱动时的阻抗负载大上许多。因此,可以将第一控制信号Scan_N设计由第一栅极线驱动电路330单独产生，而将第二控制信号Scan_N-2与发光控制信号EM设计由第二栅极线驱动电路340产生。
[0076]接下来请参照图4，其为根据本发明一实施例的第一栅极线驱动电路的电路方块图。在本实施例中，第一栅极线驱动电路400包括了移位寄存器SR(Dl) ,SR(I)、SR(2)、...、SR(N-1)、SR(N)与SR(N+1)等等，以及栅极控制信号产生器(另称第一栅极控制信号产生器)GCSl (I)、GCSl (2)、…、GCSl (N-1)、GCSl (N)、GCSl (N+1)等等。每一个栅极控制信号产生器GCSl (I) ,GCSl (2) ,GCSl (N-1) ,GCSl (N)与GCSl (N+1)电性耦接到对应的几个移位寄存器SR(I)、SR(2)、SR(N-1)、SR(N)与SR(N+1)，并根据所电性耦接的移位寄存器的输出而产生对应的第一控制信号 Scan_N(l)、Scan_N(2)、Scan_N(N-1)、Scan_N(N)与 Scan_N(N+l)。举例而言，栅极控制信号产生器GCSl (I)会连接移位寄存器SR(Dl)、SR(1)与SR(2)而产生5(^1^(1)，栅极控制信号产生器6051沏会连接移位寄存器SR(N-1)、SR (N)与SR(N+1)而产生第一控制信号Scan_N(N)，其余对应关系依照上述类推；换言之，移位寄存器SR(I)会连接栅极控制信号产生器GCSl (I)与GCSl (2)，移位寄存器SR (N)会连接栅极控制信号产生器GCSl (N-1)、GCSl (N)与GCSl (N+1)，其余对应关系依照上述类推。
[0077]如图4所示，前述的移位寄存器SR(Dl)、SR(I)、SR(2)、…、SR(N-1)、SR(N)与SR(N+1)等等，是以级连的方式逐一连接。启动信号VSTl首先被提供至移位寄存器SR(Dl)，之后借由移位寄存器SR(Dl)的操作，使得SR(Dl)产生一个对应的输出信号并往下一级移位寄存器SR(I)传递，这一个过程看起来就像是启动信号VSTl被移位寄存器SR(Dl)延迟了一段时间之后再被传递给移位寄存器SR(I)，也是级连的移位寄存器的运作基础。移位寄存器SR(Dl)产生的输出信号对于移位寄存器SR(I)的意义，就相当于是启动信号VSTl对移位寄存器SR(Dl)的意义。也就是说，移位寄存器SR(Dl)的输出就是移位寄存器SR(I)运作时所需要的启动信号。相同的，移位寄存器SR(I)的输出就成了移位寄存器SR(2)运作时所需要的启动信号。以此类推，移位寄存器SR(N-1)的输出就成了移位寄存器SR(N)运作时所需要的启动信号，而移位寄存器SR(N)的输出则成了移位寄存器SR(N+1)运作时所需要的启动信号。
[0078]此外，本实施例中并没有与移位寄存器SR(Dl)相对应的第一栅极控制信号产生器，移位寄存器SR(Dl)在此处只是作为信号时序的搭配调整以及产生下一级移位寄存器所需使用的启动信号之用，一般将此类的移位寄存器称为冗余(Du_y)移位寄存器。冗余移位寄存器的数量并没有一定的限制，但通常是根据到各输入或输出信号在时间上所需要的顺序来控制冗余移位寄存器的数量。因此，在本发明中所需的冗余移位寄存器并不限于本实施例中所提出的一个，而是可因应实际需求加以调整。
[0079]接下来请参照图5，其为根据本发明一实施例的第一栅极线驱动电路中的移位寄存器的电路方块图。在本实施例中，第N级的移位寄存器500包括了第一上拉电路模块510、第一下拉电路模块520、第一上拉控制模块530与第一下拉控制模块540。其中的第一上拉电路模块510接收第一工作电位VGH以及由第N-1级移位寄存器提供至此第N级的移位寄存器的启动信号S(N-1)，并根据启动信号S(N-1)及第N级移位寄存器提供的启动信号S(N)，决定是否开启第一工作电位VGH至第一控制节点Q(N)的电性通路。第一下拉电路模块520接收第二工作电位VGL以及由第N+1级的移位寄存器提供的启动信号S(N+1)，并根据启动信号S(N+1)决定是否开启第二工作电位VGL至第一控制节点Q(N)的电性通路。第一上拉控制模块530接收第一工作电位VGH并电性耦接至第一控制节点Q(N)，并根据该第一控制节点Q(N)的电位而决定是否开启第一工作电位VGH分别至第二控制节点Boot(N)与至启动信号节点ST(N)的电性通路。第一下拉控制模块540接收频率信号CK1、第二工作电位VGL及第N-1级移位寄存器提供的启动信号S(N-1)，且根据启动信号S(N-1)决定是否将第二工作电位VGL传递至第二控制节点Boot (N)，并根据第二控制节点Boot (N)的电位决定是否开启频率信号CKl至启动信号节点ST(N)的电性通路。最终，启动信号节点ST(N)的电位就组成此第N级移位寄存器提供的启动信号S(N)，并且也同时作为提供至移位寄存器LSR(N)的输出信号。
[0080]接下来将借由举例来提供更为详细的电路图。在此要先说明的是，虽然在以下的实施例中都是以P型晶体管为实施方式，但由于这些P型晶体管在各实施例中是作为开关之用，所以实际上在仅需实现上述各模块功能的前提下，在不同的实际应用中也可以将P型晶体管改用其它类型的开关来取代。
[0081]请参照图6，其为根据本发明一实施例的移位寄存器中的第一上拉电路模块的详细电路图。在本实施例中，第一上拉电路模块600包括了三个P型晶体管610、620与630。P型晶体管610的控制端612接收前级(第N-1级)移位寄存器提供的启动信号S(N-1)，其通路端614接收第一工作电位VGH，通路端616则电性耦接至第一控制节点Q(N)。P型晶体管620的控制端622接收本级(第N级)移位寄存器提供的启动信号S (N)，其通路端624接收第一工作电位VGH，通路端626则电性耦接至第一控制节点Q (N)。P型晶体管630的控制端632同样接收本级(第N级)移位寄存器提供的启动信号S(N)，其通路端634接收第一工作电位VGH，通路端636则电性耦接至次级(第N+1级)移位寄存器的第一控制节点 Q(N+1)。
[0082]接下来请参照图7，其为根据本发明一实施例的移位寄存器中的第一下拉电路模块的详细电路图。在本实施例中，第一下拉电路模块700包括了两个P型晶体管710与720。P型晶体管710的控制端712接收启动信号S(N+1)，其通路端714则电性耦接至第一控制节点Q(N)。P型晶体管720的控制端722同样接收启动信号S (N+1)，其通路端724与P型晶体管710的通路端716电性耦接，而通路端726则接收第二工作电位VGL。
[0083]接下来请参照图8，其为根据本发明一实施例的移位寄存器中的第一上拉控制模块的详细电路图。在本实施例中，第一上拉控制模块800包括两个P型晶体管810与820。P型晶体管810的控制端812电性耦接至第一控制节点Q(N)，其通路端814接收第一工作电位VGH，通路端816电性耦接至第二控制节点Boot (N)。P型晶体管820的控制端822同样电性耦接至第一控制节点Q (N)，其通路端824接收第一工作电位VGH，而通路端826则电性耦接至启动信号节点ST(N)。
[0084]接下来请参照图9，其为根据本发明一实施例的移位寄存器中的第一下拉控制模块的详细电路图。在本实施例中，第一下拉控制模块900包括P型晶体管910、920、930与940以及电容C。P型晶体管910的控制端912接收前级(第N-1级)移位寄存器提供的启动信号S (N-1)，通路端914则电性耦接至第二控制节点Boot (N)。P型晶体管920的控制端922同样接收启动信号S(N-1)，其通路端924电性耦接至P型晶体管910的通路端916，而通路端926则接收第二工作电位VGL。P型晶体管930的控制端932电性耦接至第二控制节点Boot (N)，其通路端934电性耦接至启动信号节点ST (N)。P型晶体管940的通路端942同样电性耦接至第二控制节点Boot (N)，其通路端944电性耦接至P型晶体管930的通路端936，而通路端946则接收频率信号CKl。电容C的一端电性耦接至第二控制节点Boot (N)，而另一端则电性耦接至启动信号节点ST(N)。
[0085]接下来将配合【专利附图】
【附图说明】栅极控制信号产生器的内部电路。请参照图10，其为根据本发明一实施例的栅极控制信号产生器的电路方块图。在本实施例中，栅极控制信号产生器1000包括第二上拉控制模块1010、第二下拉控制模块1020以及第二上拉电路模块1030。如图所示，第二上拉控制模块1010除了接收第一工作电位VGH之外，还电性耦接至第一控制节点Q (N)与栅极控制信号输出节点SN(N),以借由第一控制节点Q (N)之电位而决定是否开启第一工作电位VGH至栅极控制信号输出节点SN(N)的电性通路；第二下拉控制模块1020除了接收致能信号ENl之外，还电性耦接至启动信号节点ST(N)与栅极控制信号输出节点SN(N),以借由启动信号节点ST(N)的电位而决定是否开启致能信号ENl至栅极控制信号输出节点SN(N)的电性通路；第二上拉电路模块1030接收前级(第N-1级)移位寄存器提供的启动信号S(N-1)、后级(第N+1级)移位寄存器提供的启动信号S(N+1)与第一工作电位VGH，而且还电性耦接至栅极控制信号输出节点SN(N)，以借由启动信号S(N-1)与启动信号S(N+1)来决定是否开启第一工作电位VGH至栅极控制信号输出节点SN(N)的电性通路。最终，栅极控制信号输出节点SN(N)的电位组成第N级移位寄存器提供的第一控制信号 Scan_N(N)。
[0086]请参照图11，其为根据本发明一实施例的栅极控制信号产生器的详细电路图。在本实施例中，栅极控制信号产生器1000a包括了第二上拉控制模块1010a、第二下拉控制模块1020a以及第二上拉电路模块1030a。第二上拉控制模块1010a包括一个P型晶体管1012，其控制端1014电性耦接至前述的第一控制节点Q (N)，通路端1016接收第一工作电位VGH，而通路端1018则电性耦接至栅极控制信号输出节点SN(N)。第二下拉控制模块1020a包括一个P型晶体管1022，其控制端1024电性耦接至启动信号节点ST(N)，通路端1026电性耦接至栅极控制信号输出节点SN(N)，而通路端1028则接收致能信号EN1。第二上拉电路模块1030a包括两个P型晶体管1032与1042，其中P型晶体管1032的控制端1034接收前级(第N-1级)移位寄存器提供的启动信号S(N-1)，其通路端1036接收第一工作电位VGH,而通路端1038则电性耦接至栅极控制信号输出节点SN(N) ；P型晶体管1042的控制端1044接收由次级(第N+1级)移位寄存器所提供的启动信号S (N+1)，其通路端1046接收第一工作电位VGH，通路端1048则电性耦接至栅极控制信号输出节点SN(N)。
[0087]若将上述各实施例结合在一起，则可得到如图12所示的一级移位寄存器与栅极控制信号产生器的详细电路图。在本实施例中，电路1200的大多数电路元件与连接方式均如图5?图11所示，在此不多加叙述。此外，为了稳定电路的运作，在电路1200中还另外增加了电容Cl，而电容C2则相当于图9所示的电容C。电容Cl的一端电性耦接至第一控制节点Q(N)，另一端则接收第二工作电位VGL。整个电路1200的运作方式将搭配以下的时序图进行说明。
[0088]请参照图13，其为根据本发明一实施例的第一栅极线驱动电路的操作时序图，并请配合参照图5?图12以方便理解以下说明。
[0089]若以第I级移位寄存器来看，则其输入波形则如前所述般为最开始时所提供的启动信号VST1。若以第N级移位寄存器及对应的栅极控制信号产生器为例，则根据上述说明内容，其输入波形应为第N-1级移位寄存器的输出信号，亦即由第N-1级移位寄存器所提供的启动信号S(N-1)。以下将以第N级移位寄存器为说明主体。
[0090]如图13所示，启动信号S(N-1)在操作期间Tpi的开头处由高电位转为低电位，并在操作期间Tp1之中保持在低电位。如此一来，图6所示的P型晶体管610、图9所示的P型晶体管910与920，以及图11所示的P型晶体管1032都会在操作期间Tpi之中保持导通状态。据此，第一控制节点Q(N)与第一工作电位VGH之间的电性通路就可借由P型晶体管610而导通，第二控制节点Boot (N)与第二工作电位VGL之间的电性通路则可借由P型晶体管910与920而导通，且栅极控制信号输出节点SN(N)与第一工作电位VGH之间的电性通路也借由P型晶体管1032而导通。所以，在操作期间Tpi内，第一控制节点Q(N)与栅极控制信号输出节点SN(N)的电位会维持在高电位，而第二控制节点Boot(N)的电位则被从高电位向下拉低至低电位(约与第二工作电位VGL相同)。
[0091]因为栅极控制信号输出节点SN(N)的电位会组成第一控制信号Scan_N(N)，所以第一控制信号Scan_N(N)在操作期间Tpi内会维持在高电位。
[0092]由于第一控制节点Q(N)在操作期间Tpi内被维持在高电位，因此图8所示的P型晶体管810、820以及图11所示的P型晶体管1012就不会被导通。相对的，由于第二控制节点Boot(N)的电位被拉低至低电位，所以图9所示的P型晶体管930与940会被导通，而启动信号节点ST(N)与频率信号CKl之间的电性通路也将借由P型晶体管930与940而导通。因此，启动信号节点ST(N)在操作期间Tpi内的电位将与频率信号CKl同样维持在高电位。而由于启动信号节点ST(N)维持在高电位，所以启动信号S(N)也会同样维持在高电位。如此一来，包括图6所示的P型晶体管620与630以及图11所示的晶体管1022也都会维持在不导通的状态。
[0093]接下来如图13所示，在操作期间Tpi结束时，启动信号S (N-1)在操作期间Tp2的开头处会由低电位转为高电位，并在操作期间Tp2之中保持在高电位。随着启动信号S (N-1)由低电位转为高电位，图6所示的P型晶体管610、图9所示的P型晶体管910与920，以及图11所示的P型晶体管1032就会由导通状态转为不导通状态。因此，P型晶体管610、P型晶体管910与920以及P型晶体管1032在操作期间Tp2之中都会保持在不导通状态。因此，第一控制节点Q(N)的电位保持不变，而第二控制节点Boot(N)的电位则因为P型晶体管910受电容C2耦合效应(Couple Effect)而被拉往更低的电位(更低于第二工作电位VGL)。随着第二控制节点Boot (N)的电位被下拉，在操作期间Tp2内的第二控制节点Boot (N)的电位会比频率信号CKl的低电位还要更低一些，所以图9所示的P型晶体管930与940仍保持在导通状态，而启动信号节点ST(N)与频率信号CKl之间的电性通路也将借由P型晶体管930与940而保持导通。因此，启动信号节点ST(N)在操作期间Tp2内的电位将与频率信号CKl同样变成并维持在低电位。
[0094]由于启动信号节点ST(N)在操作期间Tp2内会转换成低电位，因此如图6所示的P型晶体管620会被导通，并因此使第一控制节点Q(N)稳定在高电位状态。在此同时，图6所示的P型晶体管630也会因为同样的原因被导通，所以次级(第N+1级)移位寄存器中的第一控制节点Q(N+1)的电位也会被拉升并稳定在高电位状态。因为第一控制节点Q(N)被稳定在高电位状态，而启动信号节点ST(N)被转换成低电位状态，所以如图11所示的P型晶体管1012不会导通，但P型晶体管1022会被导通。
[0095]此外，依照本级移位寄存器的运作结果，在前级(第N-1级)移位寄存器的启动信号S (N-1)变为高电位之后，本级(第N级)移位寄存器的启动信号S(N)才会转为低电位，所以以此推算次级(第N+1级)移位寄存器的启动信号S(N+1)在操作期间Tp2之内将会维持在高电位状态。因此，图11所示的P型晶体管1042在操作期间Tp2内也将维持在不导通的状态。
[0096]根据上述，图11中的P型晶体管1012、1032与1042在操作期间Tp2内都维持在不导通状态，而P型晶体管1022则相反地维持在导通状态。因此，栅极控制信号输出节点SN(N)与致能信号ENl之间的电性通路会被导通，并因此使栅极控制信号输出节点SN(N)的电位在操作期间Tp2之内与致能信号ENl —样，在致能信号ENl的高电位脉冲之后一起维持在低电位状态。
[0097]同样的，因为栅极控制信号输出节点SN(N)的电位会组成第一控制信号Scan_N(N)，所以在操作期间Tp2内，当致能信号ENl降到低电位之后，第一控制信号Scan_N(N)也会下降到低电位。
[0098]再接下来，仍如图13所示，在操作期间Tp2结束时，启动信号S(N+1)在操作期间TP3的开头处会因为次级移位寄存器的运作而由高电位转为低电位，并在操作期间TP3之中保持在低电位。而随着启动信号S (N+1)转为低电位，图7所示的P型晶体管710与720就会转为导通状态，并因此而导通第一控制节点Q(N)与第二工作电位VGL之间的电性通路。随着第一控制节点Q(N)与第二工作电位VGL之间的电性通路被导通，第一控制节点Q(N)的电位就会被下拉至低电位(约与第二工作电位VGL相同)，并使得图8所示的P型晶体管810与820以及图11所示的P型晶体管1012都转为导通。此外，启动信号S(N+1)转为低电位之时，图11所示的P型晶体管1042也会导通。据此，栅极控制信号输出节点SN(N)与第一工作电位VGH之间的电性通路就借着P型晶体管1012与1042而导通，并使得栅极控制信号输出节点SN(N)的电位被拉升至高电位。
[0099]同样的，因为栅极控制信号输出节点SN(N)的电位会组成第一控制信号Scan_N(N)，所以在操作期间TP3内，第一控制信号Scan_N(N)也会被上拉到高电位。
[0100]再者，如上所述，因为第一控制节点Q(N)的电位被下拉至低电位而使得P型晶体管810与820都转为导通，所以可以借由P型晶体管810导通第二控制节点Boot(N)与第一工作电位VGH之间的电性通路，并借由P型晶体管820而导通启动信号节点ST(N)与第一工作电位VGH之间的电性通路。据此，第二控制节点Boot(N)与启动信号节点ST(N)的电位都会被上拉至约略等同于第一工作电位VGH的高电位。由于启动信号节点ST(N)的电位组成启动信号S (N)，所以在操作期间TP3内，启动信号S (N)会由低电位转为高电位，并维持在高电位的状态。
[0101]接下来请参照图14A，其为根据本发明一实施例的第二栅极线驱动电路的电路方块图。在本实施例中，第二栅极线驱动电路1400包括了多个移位寄存器，如移位寄存器SR(Dl)、SR(I)、SR(2)、SR(3)、…、SR(N-1)、SR(N)、SR(N+1)与 SR(N+2)等等，还有多个栅极控制信号产生器，如栅极控制信号产生器GCS2(1)、GCS2(2)、GCS2(3)、…、GCS2(N_1)、GCS2 (N)、GCS2 (N+l)与GCS2 (N+2)等等，以及多个发光控制信号产生器，如发光控制信号产生器 EMC(I)、EMC(2)、EMC(3)、.'EMC(N-1)、GMC(N)、EMC(N+1)与 EMC(N+2)等等。移位寄存器 SR (Dl)、SR (I)、SR (2)、SR (3)、…、SR(N-1)、SR(N)、SR (N+l)与 SR (N+2)是以级连的方式逐一连接，并与图4所示的移位寄存器相同的方式，将启动信号VST2逐级向后传递。再者，每一个栅极控制信号产生器与每一个发光控制信号产生器都会电性耦接到数个对应的移位寄存器，以根据所电性耦接的移位寄存器的输出而分别产生对应的第二控制信号与发光控制信号。
[0102]本实施例中使用的移位寄存器SR(Dl)、SR(I), SR (2), SR (3)、SR(N-1)、SR (N)、SR(N+1)与SR(N+2)与图4所示的实施例中使用的移位寄存器是相同的，所以标示了与图4的移位寄存器相同的标号。但是，本实施例中使用的栅极控制信号产生器与图4所示的实施例中使用的栅极控制信号产生器是不同的。然而，这并非限定第二栅极线驱动电路1400中所使用的移位寄存器一定要与第一栅极线驱动电路中所使用的相同。事实上，只要是能够达到同样效果的移位寄存器，都可以拿来当作可行的替换设计。
[0103]值得一提的是，虽然对于图14A中的一个栅极控制信号产生器，如GCS2 (N)，只示出与移位寄存器SR(N)之间的电性通路，但实际上一个栅极控制信号产生器是不只与一个移位寄存器电性耦接的。同样的，一个发光控制信号产生器也不只与一个移位寄存器电性耦接。为了附图的简洁，在图14A中仅示出了部分电性通路，而详细的单一栅极控制信号产生器及发光控制信号产生器与其它电路单元之间的电性耦接关系则示出在图14B之中。
[0104]请参照图14B，其为根据本发明一实施例的第二栅极线驱动电路中的单一栅极控制信号产生器及发光控制信号产生器与其它电路单元之间的电性通路示意图。在本实施例中，与第N级移位寄存器SR(N)相对应的栅极控制信号产生器GCS2 (N)除了电性耦接到第N级移位寄存器SR(N)之外，还进一步电性耦接到栅极控制信号产生器GCS2 (N-1)与GCS2(N+1)，以借此取得对应的第二控制信号Scan_N-2 (N-1)与Scan_N_2 (N+1)而产出对应的第二控制信号Scan_N-2 (N)。再者，与第N级移位寄存器SR(N)相对应的发光控制信号产生器EMC(N)则电性耦接到栅极控制信号产生器GCS2 (N-2)、GCS2 (N-1)、GCS2 (N)、GCS2 (N+l)、GCS2 (N+2)、GCS2 (N+3)以及 GCS2 (N+4)，以取得对应的第二控制信号 Scan_N-2(N-2)、Scan_N-2(N-1),Scan_N_2(N)、Scan_N_2(N+l)、Scan_N_2(N+2)、Scan_N_2(N+3)与Scan_N-2 (N+4)，并借此产出对应的发光控制信号EM(N)。
[0105]请参照图15，其为根据本发明一实施例的第二栅极线驱动电路中的栅极控制信号产生器的电路图。本实施例所示的栅极控制信号产生器包括了一个第二上拉电路模块1500，其电性耦接至第一工作电位VGH、与前级(第N-1级)移位寄存器相对应的栅极控制信号产生器GCS2 (N-1)所输出的第二控制信号Scan_N-2(N-l)、与次级(第N+1级)移位寄存器相对应的栅极控制信号产生器GCS2 (N+1)所输出的第二控制信号Scan_N-2 (N+l)，以及本级(第N级)移位寄存器的启动信号节点ST(N)所提供的启动信号S(N)。
[0106]更详细地，在第二上拉电路模块1500中包括了两个P型晶体管1510a与1510b。晶体管1510a的控制端1512a接收第二控制信号Scan_N_2 (N-1)，通路端1514a接收第一工作电位VGH，而通路端1516a则电性耦接至启动信号节点ST(N);晶体管1510b的控制端1512b则接收第二控制信号Scan_N-2 (N+l)，通路端1514b接收第一工作电位VGH，而通路端1516b则同样电性耦接至启动信号节点ST(N)。借此，第二上拉电路模块1500可以根据第二控制信号Scan_N-2 (N-1)与Scan_N_2 (N+l)而决定是否开启第一工作电位VGH至启动信号节点ST(N)的电性通路。
[0107]基于本实施例中的栅极控制信号产生器的设计，第N级移位寄存器的启动信号节点ST(N)会电性耦接至栅极控制信号输出节点SN(N)。因此，在本实施例所设计的电路中，电性耦接至启动信号节点ST(N)其实就相当于电性耦接至栅极控制信号输出节点SN(N)。而据此，启动信号节点ST (N)的电位就能组成第N级移位寄存器提供的第二控制信号Scan_N-2 (N)。类似的，在第二栅极线驱动电路中，所接收的各级的第二控制信号，会相当于各级移位寄存器于启动信号节点ST(N)所提供的启动信号。例如，当提及接收第二控制信号Scan_N-2 (N-1)时，就相当于第N-1级移位寄存器于启动信号节点ST (N-1)所提供的启动信号 S(N-1)。
[0108]接下来请参照图16，其为根据本发明一实施例的第二栅极线驱动电路中的一级移位寄存器与栅极控制信号产生器的详细电路图。在本实施例所示的电路1600中包括了第一上拉电路模块600a、第一下拉电路模块700a、第一上拉控制模块800a、第一下拉控制模块900a以及第二上拉电路模块1500a。其中，第一上拉电路模块600a、第一下拉电路模块700a、第一上拉控制模块800a以及第一下拉控制模块900a的详细电路及耦接关系与图12所不的实施例中的第一上拉电路模块600、第一下拉电路模块700、第一上拉控制模块800以及第一下拉控制模块900大致相同。然而，虽然在第一上拉电路模块600a、第一下拉电路模块700a、第一上拉控制模块800a以及第一下拉控制模块900a所接收的信号包括第二控制信号Scan_N-2 (N-1)、Scan_N_2 (N)与Scan_N_2 (N+l)，但如前所述，这些第二控制信号Scan_N-2(N-l)、Scan_N-2(N)与Scan_N_2 (N+1)实际上等同于对应的移位寄存器所产生的启动信号S(N-1)、S(N)与S(N+1)。因此，其操作方式与先前实施例中所述相同，在此不再赘述。
[0109]除上述之外，第二上拉电路模块1500a与启动信号节点ST(N)之间的电性耦接关系也与图15所示相同，在此不再赘述。请参考图16，其中启动信号节点ST(N)所提供的启动信号S(N)的电位只在第二控制信号Scan_N-2 (N-1)与Scan_N_2 (N+l)为低时，通过第二上拉电路模块1500a而被拉升至第一工作电位VGH。另外，请参考图12，可以发现启动信号节点ST(N)所提供的启动信号S(N)的电位，会在第二控制节点Boot(N)与频率信号CKl同时为低电位的时候被拉低至工作电位VGL，而在其余时间则是维持在第一工作电位VGH。于是，图12与图16所示的两电路1200与1600所产生的启动信号S(N)的波形是一致的。而由于启动信号节点ST(N)的电位在电路1600中就相当于第二控制信号Scan_N-2(N)，因此电路1600所产生的第二控制信号Scan_N-2(N)，会在第二控制节点Boot(N)与频率信号CKl同时为低电位的时候被拉低至第二工作电位VGL。
[0110]接下来请参照图17A、17B与17C，其中图17A为根据本发明一实施例的发光控制信号产生器的第一部分的电路图，图17B为同一实施例的发光控制信号产生器的第二部分的电路图，而图17C则为同一实施例的发光控制信号产生器的第三部分的电路图。如图17A、17B与17C所示，本实施例所提供的发光控制信号产生器包括了 P型晶体管1710a?1710e、1720a ?1720b、1730a ?1730b、1740a ?1740e、1750a ?1750e、1760、1770、1780、1790a ?1790e、1800a?1800b与1810a?1810b，以及一个电容C3。以下将以第N级发光控制信号产生器EMC (N)为例进行说明。
[0111]请先参照图17A，P型晶体管1710a的控制端1712a接收与前一级(第N_1级)移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2(N-l)，其通路端1714a接收第一工作电位VGH，通路端1716a则电性耦接至控制节点CNl (N)。P型晶体管1710b的控制端1712b接收与本级(第N级)移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N)，其通路端1714b接收第一工作电位VGH，通路端1716b电性耦接至控制节点CNl (N)。P型晶体管1710c的控制端1712c接收与次一级(第N+1级)移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2(N+l)，其通路端1714c接收第一工作电位VGH，通路端1716c电性耦接至控制节点CNl (N)。P型晶体管1710d的控制端1712d接收与次二级(第N+2级)移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N+2)，其通路端1714c接收第一工作电位VGH，通路端1716c电性耦接至控制节点CNl (N)。P型晶体管1710e的控制端1712e接收与次三级(第N+3级)移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N+3)，其通路端1714e接收第一工作电位VGH，通路端1716e电性耦接至控制节点CNl (N)。
[0112]再者，P型晶体管1720a的控制端1722a接收与前二级(第N_2级)移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N-2)，通路端1726a则接收第二工作电位VGL。P型晶体管1730a的控制端1732a电性耦接至P型晶体管1720a的通路端1724a，其通路端1734a电性耦接至控制节点CNl (N)，通路端1736a则接收第二工作电位VGL。P型晶体管1720b的控制端1722b接收与次四级(第N+4级)移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N+4)，通路端1726b则接收第二工作电位VGL。P型晶体管1730b的控制端1732b电性耦接至P型晶体管1720b的通路端1724b，其通路端1734b电性耦接至控制节点CNl (N)，而通路端1736b则接收第二工作电位VGL。电容C3的一端电性耦接至控制节点CNl (N)，第二端则接收第二工作电位VGL。
[0113]接下来请参照图17B, P型晶体管1740a、1740b、1740c、1740d与1740e的控制端1742a、1742b、1742c、1742d与1742e各自电性耦接至控制节点CNl (N)(通过接点B，);其各自的通路端1744a、1744b、1744c、1744d与1744e分别接收第一工作电位VGH (通过接点A’)，而各通路端1746a、1746b、1746c、1746d与1746e则分别电性耦接至控制节点CN2 (N)。
[0114]再者，P型晶体管1750a的控制端1752a接收与第N_1级移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2(N-l)，其通路端1754a电性耦接至控制节点CN2 (N)，通路端1756a则接收第二工作电位VGL (通过接点C’)。P型晶体管1750b的控制端1752b接收与第N级移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N)，其通路端1754b电性耦接至控制节点CN2 (N)，通路端1756b则接收第二工作电位VGL (通过接点C’)。P型晶体管1750c的控制端1752c接收与第N+1级移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N+1)，其通路端1754c电性耦接至控制节点CN2 (N)，通路端1756c则接收第二工作电位VGL (通过接点C’)。P型晶体管1750d的控制端1752d接收与第N+2级移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N+2)，其通路端1754d电性耦接至控制节点CN2 (N)，通路端1756d则接收第二工作电位VGL (通过接点C’)。？型晶体管1750e的控制端1752e接收与第N+3级移位寄存器相对应的栅极控制信号产生器所产生的第二控制信号Scan_N-2 (N+3),其通路端1754e电性耦接至控制节点CN2 (N)，通路端1756e则接收第二工作电位VGL (通过接点C’)。
[0115]此外，P型晶体管1760的控制端1762同样电性耦接至控制节点CNl (N)(通过接点B’)，其通路端1764接收第一工作电位VGH，通路端1766电性耦接至控制节点CN3 (N)。P型晶体管1770的控制端电性耦接至控制节点CN2(N)，通路端1774电性耦接至控制节点CN3 (N)，通路端1776接收第二工作电位VGL (通过接点C’)。
[0116]接下来请参照图17C，P型晶体管1780的控制端电性耦接至控制节点CN3 (N)(通过接点B")，通路端1784接收第一工作电位VGH (通过接点A"及接点A’)，通路端1786电性耦接至发光控制信号产生节点EMP(N)。再者，P型晶体管1790a的控制端1792a接收第二控制信号Scan_N-2 (N-1)，P型晶体管1790b的控制端1792b接收第二控制信号Scan_N_2 (N)，P型晶体管1790c的控制端1792c接收第二控制信号Scan_N_2 (N+1)，P型晶体管1790d的控制端1792d接收第二控制信号Scan_N-2 (N+2)，P型晶体管1790e的控制端1792e接收第二控制信号Scan_N-2 (N+3);这些P型晶体管1790a?1790e的通路端1794a?1794e分别接收第一工作电位VGH (通过接点A"及接点A’)，而这些P型晶体管1790a?1790e的通路端1796a?1796e则分别电性耦接至发光控制信号产生节点EMP(N)。
[0117]此外，P型晶体管1800a的控制端1802a接收第二控制信号Scan_N_2 (N-2)，通路端1806a则接收第二工作电位VGL。P型晶体管1810a的控制端1812a电性耦接至P型晶体管1800a的通路端1804a，其通路端1814a电性耦接至发光控制信号产生节点EMP(N)，通路端1816a则接收第二工作电位VGL。P型晶体管1800b的控制端1802b接收第二控制信号Scan_N-2 (N+4)，通路端1806b则接收第二工作电位VGL。P型晶体管1810b的控制端1812b电性耦接至P型晶体管1800b的通路端1804b，其通路端1814b电性耦接至发光控制信号产生节点EMP(N)，通路端1816b则接收第二工作电位VGL。
[0118]在上述的电路中，发光控制信号产生节点EMP(N)的电位即可组成发光控制信号产生器EMC(N)所产生的发光控制信号EM(N)。从另一个角度来看，发光控制信号产生器EMC(N)是利用第二控制信号Scan_N-2(N-2)?Scan_N_2 (N+4)而产生对应的发光控制信号EM(N),这也是图14B的发光控制信号产生器EMC(N)会同时电性耦接至栅极控制信号产生器GCS2(N-2)?GCS2(N+4)的缘故。当然，如先前所述，第二控制信号Scan_N_2其实与同一移位寄存器的启动信号S相同，因此第二控制信号Scan_N-2 (N-2)?Scan_N_2 (N+4)实质上将与对应的移位寄存器所产生的启动信号S(N-2)?S(N+4)相同。据此，实际上也可以将图14B的发光控制信号产生器EMC (N)同时电性耦接至移位寄存器SR(N-2)?SR(N+4)的启动信号节点ST (N-2)?ST (N+4)，如此也能得到同样的操作目的。
[0119]接下来请参照图18，其为根据本发明一实施例的发光控制信号产生器的操作时序图。同样以图17A?17C所示的第N级发光控制信号产生器为例，在操作期间TP4之中，第二控制信号Scan_N-2 (N-2)为低电位，而第二控制信号Scan_N_2 (N-1)?Scan_N_2 (N+4)皆为高电位，因此P型晶体管1720a被导通，使得P型晶体管1730a的控制端被下拉至接近第二工作电位VGL，并因此导通P型晶体管1730a的两个通路端1734a与1736a之间的电性通路。根据同样的理由，P型晶体管1810a的两个通路端1814a与1816a之间的电性通路也被导通。而由于第二控制信号Scan_N-2 (N-1)?Scan_N_2 (N+4)皆为高电位，因此P型晶体管 1710a ?1710e、1750a ?1750e 以及 1790a ?1790e，还有 P 型晶体管 1720b、1730b、1800b与1810b都不导通。因此，控制节点CNl (N)的电位会被维持在接近第二工作电位VGL的低电位状态。同样的，发光控制信号产生节点EMP(N)的电位也会被维持在接近第二工作电位VGL的低电位状态。由于发光控制信号产生节点EMP(N)的电位将组成发光控制信号EM(N)，所以发光控制信号EM(N)在操作期间TP4之内会维持在低电位状态。
[0120]在操作期间TP5中，第二控制信号Scan_N_2 (N-1)为低电位，而第二控制信号Scan_N-2 (N-2)由低电位转为高电位，而第二控制信号Scan_N_2 (N)?Scan_N_2 (N+4)则皆保持为高电位。因此，原本不导通的P型晶体管1710a、1750a与1790a会转为导通；故使得原本导通的P型晶体管1730a与1810a变为不导通状态。因此，控制节点CNl (N)会转为高电位，而发光控制信号产生节点EMP (N)的电位也会被拉高至接近第一工作电位VGH的高电位状态。根据上述，发光控制信号EM(N)在操作期间TP5之内会维持在高电位状态。
[0121]接下来在操作期间TP6?TP9的这一段时间内，第二控制信号Scan_N_2(N)?Scan_N-2 (N+3)会轮流被拉至高电位状态，因此P型晶体管1710b?1710e、1750b?1750e以及1790b?1790e会轮流导通。因此，类似于操作期间TP5的原因，在操作期间TP6?TP9的这一段时间内，发光控制信号产生节点EMP(N)的电位也会被拉高至接近第一工作电位VGH的高电位状态。因此，发光控制信号EM(N)在操作期间TP6?TP9的这一段时间内会维持在高电位状态。
[0122]最后，在操作期间Tpici之中，第二控制信号Scan_N_2(N+4)为低电位，而第二控制信号Scan_N-2 (N-2)?Scan_N_2 (N+3)皆为高电位，因此P型晶体管1720b被导通，使得P型晶体管1730b的控制端被下拉至接近第二工作电位VGL，并因此导通P型晶体管1730b的两个通路端1734b与1736b之间的电性通路。根据同样的理由，P型晶体管1810b的两个通路端1814b与1816b之间的电性通路也被导通。而由于第二控制信号Scan_N-2(N-2)?Scan_N-2 (N+3)皆为高电位，因此P型晶体管1710a?1710e、1750a?1750e以及1790a?1790e，还有P型晶体管1720a、1730a、1800a与1810a都不导通。由此，控制节点CNl(N)的电位会被维持在接近第二工作电位VGL的低电位状态。同样的，发光控制信号产生节点EMP(N)的电位也会被维持在接近第二工作电位VGL的低电位状态。因此，发光控制信号EM(N)在操作期间Tpici之内会维持在低电位状态。
[0123]综上所述，由前述实施例所提供的发光控制信号产生器EMC(N)可以产生一个时间长度为五个第二控制信号周期的发光控制信号EM(N)。
[0124]上述的内容以举例的方式说明了一种可适用于本发明中的电路架构，但此【技术领域】人员应当能依照实际所需，在不脱离本发明的精神下修改细部的电路架构。例如，若为了减少各类控制信号的数量，还可以借由调整冗余移位寄存器的数量而实现。请参照图19，其为根据本发明另一实施例的平面显示器的电路方块图。
[0125]如图19所示，显示区1900由左侧的移位寄存器区以及右侧的移位寄存器区合作驱动。其中，左侧的移位寄存器区由上而下包含了四个上部的冗余移位寄存器SRA(UDl)?SRA(UD4)、多个移位寄存器SRA(I)?SRA(960)以及两个下部的冗余移位寄存器SRA(BDl)与SRA(BD2)，而右侧的移位寄存器区由上而下则包含了两个上部的冗余移位寄存器SRB(UDl)与SRB(UD2)、多个移位寄存器SRB(I)?SRB(960)以及四个下部的冗余移位寄存器SRB(BDl)?SRB(BD4)。如此一来，在由上往下的栅极线扫描时，就可以使两边采用同样的启动信号VST1，减少控制信号所需的数量。而当由下往上扫描时，也可以采用同样的启动信号VST3即可正常操作。使用此种架构，对于左侧的移位寄存器区需提供第一工作电位VGH、第二工作电位VGL、频率信号CKl (含反相频率信号)以及致能信号ENl ;相对的，对于右侧的移位寄存器区则需要提供第一工作电位VGH、第二工作电位VGL以及频率信号CKl (含反相频率信号)。因此，信号源需要提供至移位寄存器区的信号数量不到十个，若以信号种类来计算，则最多也只需要五种信号。
[0126]同样的，为了画面的简洁，对于右侧的移位寄存器区中的一个栅极控制信号产生器，只示出与对应的移位寄存器之间的电性通路，但实际上一个栅极控制信号产生器是不只与一个移位寄存器电性耦接的。同样的，一个发光控制信号产生器也不只与一个移位寄存器电性耦接。详细的单一栅极控制信号产生器及发光控制信号产生器与其它电路单元之间的电性耦接关系可参照图14B所示的内容。
[0127]此外，较佳地，上述每个实施例的各种单元或驱动电路的电路图中的晶体管整合于面板，即晶体管与像素、数据线以及与栅极线一起形成于面板的基板上，而各种单元或驱动电路不是芯片经由压合于面板的基板上。因此可称为GOA(gate driver integrated onarray/glass ;栅极驱动器集成于阵列基板上)电路。根据上述，本发明的实施例将栅极控制信号产生器分成两区，如此就可以将驱动阻抗大的控制信号Scan_N独立驱动，并将驱动阻抗较小的控制信号Scan_N-l与发光控制信号EM以另一组电路进行驱动。并且，借由新式的第一栅极线驱动电路与第二栅极线驱动电路，可以减少整体使用的开关数量，因此可以有效的提升制造工艺偏移量的容忍范围，更不易因为制造工艺误差所导致的电性漂移而影响到电路的正常运作并导致显示效果劣化。再者，借由冗余移位寄存器的数量调整，还可以减少所需信号的数量，降低电路布局的复杂度。
【权利要求】
1.一种显示面板，其特征在于，包括: 一显不区,包括多个像素,每一所述像素根据一第一栅极线所传递的一第一控制信号与一第二栅极线所传递的一第二控制信号而决定如何处理一数据线上所传递的数据，并根据一发光控制线所传递的一发光控制信号而决定何时发光； 一第一栅极线驱动电路，设置于所述显示区外的一第一区域，所述第一栅极线驱动电路电性耦接至所述第一栅极线以提供所述第一控制信号至所述第一栅极线；以及 一第二栅极线驱动电路，设置于所述显示区外的一第二区域，所述第二栅极线驱动电路电性耦接至所述第二栅极线以提供所述第二控制信号至所述第二栅极线，且所述第二栅极线驱动电路电性耦接至所述发光控制线以提供所述发光控制信号至所述发光控制线，其中，所述第一区域与所述第二区域位于所述显示区的不同侧， 其中，用于一第一像素的所述第一控制信号的一第一致能时段与所述第二控制信号的一第二致能时段之间的最小时间间隔，与所述第一致能时段的时间长度相当。
2.根据权利要求1所述的显示面板，其特征在于，所述第一栅极线驱动电路包括: 多个移位寄存器，所述移位寄存器以级连方式逐一连接，并将一启动信号由所述移位寄存器中的一第N级移位寄存器传递至一第N+1级移位寄存器；以及 多个第一栅极控制信号产生器，每一所述第一栅极控制信号产生器电性耦接至所述移位寄存器之一，以根据所电性耦接的所述移位寄存器的输出而产生对应的所述第一控制信号。
3.根据权利要求2所述的显示面板，其特征在于，所述第N级移位寄存器包括: 一第一上拉电路模块，接收一第一工作电位以及由一第N-1级移位寄存器提供至所述第N级移位寄存器的所述启动信号，并根据所述第N-1级移位寄存器提供的所述启动信号及所述第N级移位寄存器提供的所述启动信号，决定是否开启所述第一工作电位至一第一控制节点的电性通路； 一第一下拉电路模块，接收一第二工作电位以及由所述第N+1级移位寄存器提供的所述启动信号，并根据所述第N+1级移位寄存器提供的所述启动信号决定是否开启所述第二工作电位至所述第一控制节点的电性通路； 一第一上拉控制模块，接收所述第一工作电位并电性耦接至所述第一控制节点，所述第一上拉控制模块根据所述第一控制节点的电位而决定是否开启所述第一工作电位分别至一第二控制节点与至一启动信号节点的电性通路；以及 一第一下拉控制模块，接收一频率信号、所述第二工作电位及所述第N-1级移位寄存器提供的所述启动信号，所述第一下拉控制模块根据所述第N-1级移位寄存器提供的所述启动信号决定是否将所述第二工作电位传递至所述第二控制节点，并根据所述第二控制节点的电位决定是否开启所述频率信号至所述启动信号节点的电性通路， 其中，所述启动信号节点的电位组成所述第N级移位寄存器提供的所述启动信号。
4.根据权利要求3所述的显示面板，其特征在于，所述第一上拉电路模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述第一控制节点； 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述第一控制节点；以及 一第三开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位。
5.根据权利要求3所述的显示面板，其特征在于，所述第一下拉电路模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N+1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第一控制节点； 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N+1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第一开关的第二通路端，其第二通路端接收所述第二工作电位；以及 一电容，具有第一端与第二端，其第一端电性耦接至所述第一控制节点，其第二端接收所述第二工作电位。
6.根据权利要求3所述的显示面板，其特征在于，所述第一上拉控制模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第一控制节点，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述第二控制节点；以及 一第二开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第一控制节点，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述启动信号节点。
7.根据权利要求3所述的显示面板，其特征在于，所述第一下拉控制模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第二控制节点； 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第一开关的第二通路端，其第二通路端接收所述第二工作电位； 一第三开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第二控制节点，其第一通路端电性耦接至所述启动信号节点； 一第四开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第二控制节点，其第一通路端电性耦接至所述第三开关的第二通路端，其第二通路端接收所述频率信号；以及 一电容，具有第一端与第二端，其第一端电性耦接至所述启动信号节点，其第二端电性耦接至所述第二控制节点。
8.根据权利要求3所述的显示面板，其特征在于，所述第一栅极控制信号产生器中，至少有一者包括: 一第二上拉控制模块，接收所述第一工作电位并电性耦接至所述第一控制节点及一栅极控制信号输出节点，以借由所述第一控制节点的电位而决定是否开启所述第一工作电位至所述栅极控制信号输出节点的电性通路； 一第二下拉控制模块，接收一致能信号并电性耦接至所述启动信号节点及所述栅极控制信号输出节点，以借由所述启动信号节点的电位而决定是否开启所述致能信号至所述栅极控制信号输出节点的电性通路；以及 一第二上拉电路模块，接收所述第N-1级移位寄存器提供的所述启动信号、所述第N+1级移位寄存器提供的所述启动信号与所述第一工作电位，且电性耦接至所述栅极控制信号输出节点，以借由所述第N-1级移位寄存器提供的所述启动信号与所述第N+1级移位寄存器提供的所述启动信号，决定是否开启所述第一工作电位至所述栅极控制信号输出节点的电性通路， 其中，所述栅极控制信号输出节点的电位组成所述第N级移位寄存器提供的所述第一控制信号。
9.根据权利要求8所述的显示面板，其特征在于，所述第二上拉控制模块包括: 一开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第一控制节点，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述栅极控制信号输出节点。
10.根据权利要求8所述的显示面板，其特征在于，所述第二下拉控制模块包括: 一开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述启动信号节点，其第一通路端电性耦接至所述栅极控制信号输出节点，其第二通路端接收所述致能信号。
11.根据权利要求8所述的显示面板，其特征在于，所述第二上拉电路模块包括:一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述栅极控制信号输出节点；以及 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N+1级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述栅极控制信号输出节点。
12.根据权利要求1所述的显示面板，其特征在于，所述第二栅极线驱动电路包括: 多个移位寄存器，所述移位寄存器以级连方式逐一连接，并将一启动信号由所述移位寄存器中的一第N级移位寄存器传递至一第N+1级移位寄存器； 多个第二栅极控制信号产生器，每一所述第二栅极控制信号产生器电性耦接至所述移位寄存器之一，以根据所电性耦接的所述移位寄存器的输出而产生对应的所述第二控制信号；以及多个发光控制信号产生器，每一所述发光控制信号产生器电性耦接至部分所述移位寄存器，以根据所电性耦接的部分所述移位寄存器的输出而产生对应的所述发光控制信号。
13.根据权利要求12所述的显示面板，其特征在于，所述第N级移位寄存器包括: 一第一上拉电路模块，接收一第一工作电位以及由一第N-1级移位寄存器提供至所述第N级移位寄存器的所述启动信号，并根据所述第N-1级移位寄存器提供的所述启动信号及所述第N级移位寄存器提供的所述启动信号，决定是否开启所述第一工作电位至一第一控制节点的电性通路； 一第一下拉电路模块，接收一第二工作电位以及由所述第N+1级移位寄存器提供的所述启动信号，并根据所述第N+1级移位寄存器提供的所述启动信号决定是否开启所述第二工作电位至所述第一控制节点的电性通路； 一第一上拉控制模块，接收所述第一工作电位并电性耦接至所述第一控制节点，所述第一上拉控制模块根据所述第一控制节点的电位而决定是否开启所述第一工作电位分别至一第二控制节点与至一启动信号节点的电性通路；以及 一第一下拉控制模块，接收一频率信号、所述第二工作电位及所述第N-1级移位寄存器提供的所述启动信号，所述第一下拉控制模块根据所述第N-1级移位寄存器提供的所述启动信号决定是否将所述第二工作电位传递至所述第二控制节点，并根据所述第二控制节点的电位决定是否开启所述频率信号至所述启动信号节点的电性通路， 其中，所述启动信号节点的电位组成所述第N级移位寄存器提供的所述启动信号。
14.根据权利要求13所述的显示面板，其特征在于，所述第一上拉电路模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述第一控制节点； 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述第一控制节点；以及 一第三开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位。
15.根据权利要求13所述的显示面板，其特征在于，所述第一下拉电路模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N+1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第一控制节点； 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N+1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第一开关的第二通路端，其第二通路端接收所述第二工作电位；以及 一电容，具有第一端与第二端，其第一端电性耦接至所述第一控制节点，其第二端接收所述第二工作电位。
16.根据权利要求13所述的显示面板，其特征在于，所述第一上拉控制模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第一控制节点，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述第二控制节点；以及 一第二开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第一控制节点，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述启动信号节点。
17.根据权利要求13所述的显示面板，其特征在于，所述第一下拉控制模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第二控制节点； 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端电性耦接至所述第一开关的第二通路端，其第二通路端接收所述第二工作电位； 一第三开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第二控制节点，其第一通路端电性耦接至所述启动信号节点； 一第四开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第二控制节点，其第一通路端电性耦接至所述第三开关的第二通路端，其第二通路端接收所述频率信号；以及 一电容，具有第一端与第二端，其第一端电性耦接至所述启动信号节点，其第二端电性耦接至所述第二控制节点。
18.根据权利要求13所述的显示面板，其特征在于，所述第二栅极控制信号产生器中，至少有一者包括: 一第二上拉电路模块，接收所述第N-1级移位寄存器提供的所述启动信号、所述第N+1级移位寄存器提供的所述启动信号与所述第一工作电位，且电性耦接至所述启动信号节点，以借由所述第N-1级移位寄存器提供的所述启动信号与所述第N+1级移位寄存器提供的所述启动信号，决定是否开启所述第一工作电位至所述启动信号节点的电性通路， 其中，所述启动信号节点的电位组成所述第N级移位寄存器提供的所述第二控制信号。
19.根据权利要求18所述的显示面板，其特征在于，所述第二上拉电路模块包括: 一第一开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-1级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述启动信号节点；以及 一第二开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N+1级移位寄存器提供的所述启动信号，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至所述启动信号节点。
20.根据权利要求13所述的显示面板，其特征在于，所述发光控制信号产生器中，至少有一者包括: 一第一开关、一第二开关、一第三开关、一第四开关与一第五开关，各具有控制端、第一通路端与第二通路端，所述第一、第二、第三、第四与第五开关的第一通路端接收所述第一工作电位，所述第一、第二、第三、第四与第五开关的第二通路端电性耦接至一第一控制节点，且所述第一、第二、第三、第四与第五开关的控制端分别接收所述第N-1级移位寄存器提供的所述启动信号、所述第N级移位寄存器提供的所述启动信号、所述第N+1级移位寄存器提供的所述启动信号、一第N+2级移位寄存器提供的所述启动信号与一第N+3级移位寄存器提供的所述启动信号，其中所述第N+2级移位寄存器为所述第N+1级移位寄存器的下一级移位寄存器，所述第N+3级移位寄存器为所述第N+2级移位寄存器的下一级移位寄存器； 一第六开关，具有控制端、第一通路端与第二通路端，其控制端接收一第N-2级移位寄存器提供的所述启动信号，其第二通路端接收所述第二工作电位，其中，所述第N-2级移位寄存器为所述第N-1级移位寄存器的上一级移位寄存器； 一第七开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第六开关的第一通路端，其第一通路端电性耦接至所述第一控制节点，其第二通路端接收所述第二工作电位；一第八开关，具有控制端、第一通路端与第二通路端，其控制端接收一第N+4级移位寄存器提供的所述启动信号，其第二通路端接收所述第二工作电位，其中，所述第N+4级移位寄存器为所述第N+3级移位寄存器的下一级移位寄存器； 一第九开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第八开关的第一通路端，其第一通路端电性耦接至所述第一控制节点，其第二通路端接收所述第二工作电位； 一电容，具有第一端与第二端，其第一端电性耦接至所述第一控制节点，其第二端接收所述第二工作电位； 一第十开关、一第十一开关、一第十二开关、一第十三开关与一第十四开关，各具有控制端、第一通路端与第二通路端，所述第十、第十一、第十二、第十三与第十四开关的控制端耦接至所述第一控制节点，所述第十、第十一、第十二、第十三与第十四开关的第一通路端接收所述第一工作电位，所述第十、第十一、第十二、第十三与第十四开关的第一通路端电性耦接至一第二控制节点； 一第十五开关、一第十六开关、一第十七开关、一第十八开关与一第十九开关，各具有控制端、第一通路端与第二通路端，所述第十五、第十六、第十七、第十八与第十九开关的控制端分别接收所述第N-1级移位寄存器提供的所述启动信号、所述第N级移位寄存器提供的所述启动信号、所述第N+1级移位寄存器提供的所述启动信号、所述第N+2级移位寄存器提供的所述启动信号与所述第N+3级移位寄存器提供的所述启动信号，所述第十五、第十六、第十七、第十八与第十九开关的第一通路端电性耦接至所述第二控制节点，所述第十五、第十六、第十七、第十八与第十九开关的第二通路端接收所述第二工作电位； 一第二十开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第一控制节点，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至一第三控制节占.一第二十一开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第二控制节点，其第一通路端电性耦接至所述第三控制节点，其第二通路端接收所述第二工作电位； 一第二十二开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第三控制节点，其第一通路端接收所述第一工作电位，其第二通路端电性耦接至一发光控制信号产生节点，其中所述发光控制信号产生节点的电位组成所述发光控制信号； 一第二十三开关、一第二十四开关、一第二十五开关、一第二十六开关与一第二十七开关，各具有控制端、第一通路端与第二通路端，所述第二十三、二十四、二十五、二十六与二十七开关的控制端分别接收所述第N-1级移位寄存器提供的所述启动信号、所述第N级移位寄存器提供的所述启动信号、所述第N+1级移位寄存器提供的所述启动信号、所述第N+2级移位寄存器提供的所述启动信号与所述第N+3级移位寄存器提供的所述启动信号，所述第二十三、二十四、二十五、二十六与二十七开关的第一通路端接收所述第一工作电位，所述第二十三、二十四、二十五、二十六与二十七开关的第二通路端电性耦接至所述发光控制信号产生节点； 一第二十八开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N-2级移位寄存器提供的所述启动信号，其第二通路端接收所述第二工作电位；一第二十九开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第二十八开关的第一通路端，其第一通路端电性耦接至所述发光控制信号产生节点，其第二通路端接收所述第二工作电位； 一第三十开关，具有控制端、第一通路端与第二通路端，其控制端接收所述第N+4级移位寄存器提供的所述启动信号，其第二通路端接收所述第二工作电位；以及 一第三十一开关，具有控制端、第一通路端与第二通路端，其控制端电性耦接至所述第三十开关之第一通路端，其第一通路端电性耦接至所述发光控制信号产生节点，其第二通路端接收所述第二工作电位。
【文档编号】G09G3/32GK104318901SQ201410662355
【公开日】2015年1月28日 申请日期:2014年11月18日 优先权日:2014年8月22日
【发明者】林雅婷, 黄郁升 申请人:友达光电股份有限公司
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