平板显示器的栅极驱动电路及其低功耗输出模块的制作方法
【专利摘要】本实用新型公开了平板显示器的栅极驱动电路的低功耗输出模块，包括级联的多个驱动单元的输出模块，每个驱动单元的输出模块包括级联输出级、输出级和控制端；所述级联输出级与交流信号线连接，由交流信号驱动；所述输出级与直流信号线连接，由直流信号驱动；所述级联输出级与下一级的驱动单元的输出级连接；输出级的输出信号直接驱动行像素；所述控制端以级联输出级的输出信号作为输入信号，控制输出级的开关状态。本实用新型还公开了包含上述输出模块的平板显示器的栅极驱动电路。本实用新型的输出模块结构简易，消耗玻璃面积小，采用本实用新型的输出模块能节省栅极驱动电路主要的动态功耗。
【专利说明】平板显示器的栅极驱动电路及其低功耗输出模块
【技术领域】
[0001]本实用新型涉及平板显示器的栅极驱动技术，特别涉及一种平板显示器的栅极驱动电路及其低功耗输出模块。
【背景技术】
[0002]平板显示器的栅极驱动有两种方法实现，一种采用CMOS的集成电路实现，CMOS技术成熟，速度快，往往大尺寸的显示器采用CMOS的栅极驱动技术，但是由于CMOS技术与TFT技术不兼容，需要增加额外的工艺，如COG技术；CM0S比TFT面积要小，需要牺牲一些边框面积使得CMOS芯片与TFT阵列相连。另一种方法就是采用TFT构成的栅极驱动器代替CMOS集成电路，优点有减少工艺步骤，实现窄边框；缺点在大尺寸的显示屏中，过长的引线和过多的器件，会导致良率下降。在中小尺寸的显示屏中，为了追求人性化，美观化，TFT的栅极集成驱动器成为面板不可缺少的一部分，特别是在移动设备中，高分辨率的显示屏已是主流，TFT栅极集成驱动器更显重要，我们要求栅极集成驱动器所占面积越小，功耗越低，使得显示屏美观和移动设备有更加长的持航时间。
[0003]栅极集成驱动电路的驱动技术往往可分为，交流驱动技术和直流驱动技术。交流驱动技术由于电路工作原理简单，采用TFT器件较少，而广泛受到平板显示厂家的应用，但是采用交流驱动技术的栅极驱动电路，在上拉TFT的漏极外界时钟信号，用于提供阵列的扫描信号，由于上拉TFT的尺寸较大，寄生电容大，因此无法避免输出级的动态功耗，特别是在大尺寸高分辨率的显示屏中，动态功耗成为电路工作的主要功耗；采用直流驱动技术的栅极集成驱动电路，直流驱动技术的栅极集成驱动电路驱动原理复杂，需要较多的TFT器件，不但消耗较多的玻璃面积，而且较多的走线，容易造成信号干扰和丢失，难以保证信号完整性。
实用新型内容
[0004]为了克服现有技术的上述缺点与不足，本实用新型的目的在于提供一种平板显示器的栅极驱动电路的输出模块，结构简易，消耗玻璃面积小，采用本实用新型的输出模块，节省栅极驱动电路主要的动态功耗。
[0005]本实用新型的另一目的在于提供包含上述输出模块的平板显示器的栅极驱动电路。
[0006]本实用新型的目的通过以下技术方案实现:
[0007]平板显示器的栅极驱动电路的低功耗输出模块，包括级联的多个驱动单元的输出模块，每个驱动单元的输出模块包括级联输出级、输出级和控制端；所述级联输出级与交流信号线连接，由交流信号驱动；所述输出级与直流信号线连接，由直流信号驱动；所述级联输出级与下一级的驱动单元的输出级连接；输出级的输出信号直接驱动行像素；所述的控制端以级联输出级的输出信号作为输入信号，来控制输出级的开关状态。
[0008]平板显示器的栅极驱动电路，包括级联的多个驱动单元，包括上述的低功耗输出模块。
[0009]优选的，每个驱动单元包括第一?第十五晶体管和第一?第二电容；
[0010]第三晶体管的栅极、第四晶体管的栅极分别与第一时钟信号线CLKl连接；第三晶体管的第二电极和第一电源线VDD连接；第三晶体管的第一电极和第四晶体管的第二电极连接；第四晶体管的第一电极分别与第五晶体管的第二电极、第十一晶体管的第二电极、第二电容的第一端、第八晶体管的栅极、第十晶体管的栅极连接；第五晶体管的栅极、第六晶体管的栅极分别与信号输入端VIN连接；第五晶体管的第一电极和第六晶体管的第二电极连接；第六晶体管的第一电极分别与第二电源线VSSL、第十一晶体管的第一电极、第十三晶体管的第一电极、第二电容的第二端、第八晶体管的第一电极、第十四晶体管的第一电极连接；
[0011]第一晶体管的栅极、第二晶体管的栅极分别与第二时钟信号线CLK2连接；第一晶体管的第二电极和输入端VIN连接；第一晶体管的第一电极分别与第二晶体管的第二电极、第十二晶体管的第二电极连接；第二晶体管的第一电极分别与第十三晶体管的第二电极、第七晶体管的栅极、第一电容的第一端连接；
[0012]第七晶体管的第二电极分别与第十二晶体管的第一电极、第三时钟信号线CLK3连接；第七晶体管的第一电极分别与第一电容第二端、第八晶体管的第二电极、第十二晶体管的栅极、第九晶体管的栅极、第十四晶体管的第二电极连接，连接点作为级联输出级的输出端COUT ；
[0013]第九晶体管的第二电极和第一电源线VDD连接；第九晶体管的第一电极和驱动单元的输出端OUT、第十五晶体管的第二电极、第十晶体管的第二电极连接；第十晶体管的第一电极分别与第十五晶体管的第一电极、第三电源线VSS连接；第十三晶体管的栅极分别与第十四晶体管的栅极、第十五晶体管的栅极、初始信号线init连接。
[0014]优选的，每个驱动单元包括第一?第十六晶体管和第一?第二电容；
[0015]第三晶体管的栅极、第四晶体管的栅极分别与第一时钟信号线CLKl连接；第三晶体管的第二电极和第一电源线VDD连接；第三晶体管的第一电极和第四晶体管的第二电极连接；第四晶体管的第一电极分别与第五晶体管的第二电极、第十一晶体管的第二电极、第二电容的第一端、第八晶体管的栅极、第十晶体管的栅极连接；第五晶体管的栅极、第六晶体管的栅极分别与输入端VIN连接；第五晶体管的第一电极和第六晶体管的第二电极连接；第六晶体管的第一电极分别与第二电源线VSSL、第十一晶体管的第一电极、第十三晶体管的第一电极、第二电容的第二端、第八晶体管的第一电极、第十四晶体管的第一电极、第十六晶体管的第一电极连接；
[0016]第一晶体管的栅极、第二晶体管的栅极分别与第二时钟信号线CLK2连接；第一晶体管的第二电极和输入端VIN连接；第一晶体管的第一电极和第二晶体管的第二电极、第十二晶体管的第二电极连接；第二晶体管的第一电极分别与第十三晶体管的第二电极、第七晶体管的栅极、第一电容的第一端连接；
[0017]第七晶体管的第二电极分别与第十二晶体管第一电极、第三时钟信号线CLK3连接；第七晶体管的第一电极和第一电容的第二端、第八晶体管的第二电极、第十二晶体管的栅极、第九晶体管的栅极、第十四晶体管的第二电极、第十六晶体管的栅极连接，作为级联输出级的输出端COUT ；
[0018]第九晶体管的第二电极分别与第一电源线VDD、第十五晶体管的第二电极、第十五晶体管的栅极连接；第九晶体管的第一电极分别与驱动单元的输出端OUT、第十晶体管的第二电极、第十晶体管的第二电极连接；第十晶体管的第一电极和第三电源线VSS连接；第十晶体管的栅极分别与第十五晶体管的第一电极、第十六晶体管的第二电极连接；第十三晶体管的栅极、第十四晶体管的栅极分别与初始信号线init连接。
[0019]优选的，每个驱动单元包括每个驱动单元包括第一?第十三晶体管和第一电容；
[0020]第三晶体管的第二电极和第一电源线VDD连接；第三晶体管的栅极、第一晶体管栅极、第二晶体管的栅极、第四晶体管的第一电极分别与第一时钟信号线CLKl连接；第三晶体管的第一电极、第四晶体管的第二电极、第十晶体管的第二电极、第六晶体管的栅极分别与第八晶体管的栅极连接；第四晶体管的栅极、第二晶体管的第一电极、第十一晶体管的第二电极、第五晶体管的栅极分别与第一电容的第一端连接；
[0021]第一晶体管的第二电极和输入端VIN连接；第一晶体管的第一电极分别与第二晶体管的第二电极、第九晶体管的第二电极连接；
[0022]第九晶体管的第一电极、第五晶体管的第二电极和第二时钟信号线CLK2连接；第五晶体管的第一电极、第一电容的第二端、第六晶体管的第二电极、第九晶体管的栅极、第十二晶体管的第二电极分别与第七晶体管的栅极连接；第十一晶体管的第一电极、第十晶体管的第一电极、第六晶体管的第一电极、第十二晶体管第一电极的分别与第二电源线VSSL连接；第十晶体管的栅极为级联输出级的输出端COUT ；
[0023]第七晶体管的第二电极和第一电源线VDD连接；第七晶体管的第一电极、第八晶体管的第二电极、第十三晶体管的第二电极分别与驱动单元的输出端OUT连接；第八晶体管的第一电极、第十三晶体管的第一电极分别与第三电源线VSS连接；第十一晶体管的栅极、第十二晶体管的栅极、第十三晶体管的栅极分别连接初始信号init。
[0024]优选的，每个驱动单元包括每个驱动单元包括第一?第十四晶体管和第一电容；
[0025]第三晶体管的第二电极和第一电源线VDD连接；第三晶体管的栅极、第一晶体管的栅极、第二晶体管的栅极、第四晶体管的第一电极分别与时钟信号CLKl连接；第三晶体管的第一电极、第四晶体管的第二电极、第十晶体管的第二电极分别与第六晶体管的栅极连接；第四晶体管的栅极、第二晶体管的第一电极、第十一晶体管的第二电极、第五晶体管的栅极分别与第一电容的第一端连接；
[0026]第一晶体管的第二电极和输入端VIN连接；第一晶体管的第一电极分别与第二晶体管的第二电极、第九晶体管的第二电极连接；
[0027]第九晶体管的第一电极、第五晶体管的第二电极分别与时钟信号线CLK2连接；第五晶体管的第一电极、第一电容的第二端、第六晶体管的第二电极、第九晶体管的栅极、第十二晶体管的第二电极、第七晶体管的栅极、第十四晶体管的栅极分别与级联输出级的输出端COUT连接；第十一晶体管的第一电极、第十晶体管的第一电极、第六晶体管的第一电极、第十二晶体管的第一电极分别与第二电源线VSSL连接；第十晶体管的栅极连接级联输出级的输出端COUT ;第十一晶体管的栅极、第十二晶体管栅极分别连接初始信号线init ；
[0028]第七晶体管的第二电极、第十三晶体管的栅极、第十三晶体管的第二电极和第一电源线VDD连接；第七晶体管的第一电极、第八晶体管的第二电极分别与驱动单元的输出端OUT连接；第八晶体管的栅极、第十三晶体管的第一电极分别与第十四晶体管第二电极连接；第十四晶体管的第一电极、第八晶体管的第一电极和第三电源线VSS连接。
[0029]与现有技术相比，本实用新型具有以下优点和有益效果:
[0030](I)本实用新型的平板显示器的栅极驱动电路的输出模块，采用交流和直流混合驱动技术，有效地避免了输出级带来的电路主要的动态功耗，降低电路功耗。
[0031](2)采用本实用新型的输出模块的平板显示器的栅极驱动电路，结构简易，消耗玻璃面积小。
[0032](3)本实用新型的平板显示器的栅极驱动电路可实现奇偶交错驱动方式，适用于更高ppi的显示屏。
[0033](4)本实用新型的平板显示器的栅极驱动电路可只采用两根时钟信号线，使得电路结构更加简单，外围驱动更加简单。
【专利附图】
【附图说明】
[0034]图1为本实用新型的实施例的多级的栅极驱动电路示意图。
[0035]图2为本实用新型的实施例1的栅极驱动电路结构图。
[0036]图3为本实用新型的实施例1的栅极驱动电路的输出模块的示意图。
[0037]图4为本实用新型的实施例1的栅极驱动电路的控制时序图。
[0038]图5为本实用新型的实施例2的栅极驱动电路结构图。
[0039]图6为本实用新型的实施例2的栅极驱动电路的控制时序图。
[0040]图7为本实用新型的实施例3的栅极驱动电路结构图。
[0041]图8为本实用新型的实施例3的栅极驱动电路的控制时序图。
[0042]图9为本实用新型的实施例4的栅极驱动电路结构图。
[0043]图10为本实用新型的实施例4的栅极驱动电路的控制时序图。
【具体实施方式】
[0044]下面结合实施例，对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。
[0045]实施例1
[0046]图1为本实施例的多级的栅极驱动电路示意图，栅极驱动电路包括级联的多个驱动单元。如图2所示，每个驱动单元包括晶体管TlOl?T115和电容ClOl?C102 ；
[0047]晶体管T103的栅极、晶体管T104的栅极分别与时钟信号线CLKl连接；晶体管T3的漏极和电源线VDD连接；晶体管T3的源极和晶体管T4的漏极连接；晶体管T104的源极分别与晶体管T105的漏极、晶体管Tlll的漏极、电容C102的第一端、晶体管T108的栅极、晶体管TllO的栅极连接；晶体管T105的栅极、晶体管T106的栅极分别与信号输入端VIN连接；晶体管T105的源极和晶体管T106的漏极连接；晶体管T106的源极分别与第二电源线VSSL、晶体管Tlll的源极、晶体管T113的源极、电容C102的第二端、晶体管T108的源极、晶体管Tl 14的源极连接；
[0048]晶体管TlOl的栅极、晶体管T102的栅极分别与时钟信号线CLK2连接；晶体管TlOl的漏极和输入端VIN连接；晶体管TlOl的源极分别与晶体管T102的漏极、晶体管T112的漏极连接；晶体管T102的源极分别与晶体管T113的漏极、晶体管T107的栅极、电容ClOl的第一端连接；
[0049]晶体管T107的漏极分别与晶体管T112的源极、时钟信号线CLK3连接；晶体管T107的源极分别与电容ClOl第二端、晶体管T108的漏极、晶体管Tl 12的栅极、晶体管T109的栅极、晶体管T114的漏极连接，连接点作为级联输出级的输出端COUT ；
[0050]晶体管T109的漏极和电源线VDD连接；晶体管T109的源极和OUT、晶体管Tl 15的漏极、晶体管TllO的漏极连接；晶体管TllO的源极分别与晶体管T115的源极、第三电源线VSS连接；晶体管T113的栅极分别与晶体管T114的栅极、晶体管T115的栅极、初始信号线init连接。
[0051]由上面的描述可知，本实施例的平板显示器的栅极驱动电路每个驱动单元的输出模块包括级联输出级和输出级；所述级联输出级与交流信号线连接，由交流信号驱动；所述输出级与直流信号线连接，由直流信号驱动；所述级联输出级与下一级的驱动单元的输出级连接；输出级的输出信号直接驱动行像素；输出模块的示意图见图3 ;所述的控制端以级联输出级的输出信号作为输入信号，来控制输出级的开关状态。
[0052]本实施例的工作过程如下:
[0053](I)栅极驱动电路的初始化:初始信号线init为各级驱动单元的栅极驱动电路的初始化控制线，与Tl 13、Tl 14和Tl 15的栅极连接，Tl 13控制P点的初始化，Tl 14控制级联输出级的输出端COUT的初始化，T115管控制输出端OUT的初始化。在没有视频信号来之前，初始信号线init为高电平，CLK1、CLK2、CLK3为低电平，T113、T114、T115导通，P点和COUT被拉低到VSSL，OUT被拉低到VSS，使得各级的T107、T109管关断，级联输出信号和输出信号维持在VSSL和VSS ;初始信号线init在栅极驱动电路的工作过程保持低电平。
[0054](2)栅极集成电路工作过程:
[0055]初始信号线init变为低电平，CLKl控制线为高电平，打开T103、T104 ;CLK2和CLK3控制线为低电平，将T101、T102关断；VIN为低电平，将T105、T106关断；电源VDD给A点充电，电荷存储在储存电容C102，使T108、T110导通;Τ101、Τ102、Τ107保持关断;输出级的，级联输出级的输出信号和输出级的输出端信号分别输出为:VSSL和VSS ;T109、T111、Τ112栅极都与COUT相连，因此Τ109、Till、Τ112关断；
[0056]CLK2为高电平，打开TlOl和T102 ；CLK1和CLK3控制线为低电平，关断T103和T104 ;VIN为高电平，打开T105和T106，VIN信号同时存储在第一存储电容ClOl的一端P点处，使得T107导通；A点通过T105和T106放电至第二负电平VSSL，使得T108、TllO关断，COUT输出与CLK3信号控制线相对应的低电平，T109管继续保持关断状态，OUT继续输出 VSS ；
[0057]CLK3为高电平，CLKl和CLK2控制线为低电平，关断T101、T102、T103、和Τ104管；输入信号为低电平，关断Τ105和Τ106管，Τ108与TllO管保持关断，Τ107管保持导通，COUT随着CLK3信号的变化，跳变成高电平，P点由于电容Cl的耦合效应变得更高的电平；由于COUT高电平，Τ109管导通，输出信号电平为VDD。
[0058]CLKl为高电平，CLK2和CLK3为低电平，输入信号VIN为低电平，A点充电至VDD，使得使Τ108、Τ110导通，COUT和OUT输出为低电平；当CLK2控制线为高电平，CLKl和CLK3为低电平，P点被放电到低电平，使得Τ105和Τ107管关断，COUT和OUT保持输出为低电平，等待下一个VIN信号进来，才产生高电平的移位信号。
[0059]上述的T109管的漏极与直流电源VDD相连，T107管的漏极与交流驱动信号CLK3相连，在整个栅极集成电路工作过程中，T109管的漏极始终是与直流电源相连接，避免了与交流驱动信号连接的动态功耗，极大地减少了栅极集成电路的功耗。
[0060]本实施例的CLK1、CLK2、CLK3的高电平比VDD高，保证T109管有足够能力传输VDD。
[0061]图4为本实施例的多级的栅极驱动电路的控制时序图，图中OUT(I)为第一级驱动单元的输出信号，OUT(2)第二级驱动单元的输出信号。
[0062]实施例2
[0063]本实施例的栅极驱动电路包括级联的多个驱动单元，如图5所示，每个驱动单元每个驱动单元包括晶体管T201?T216和电容C201?C202 ；
[0064]晶体管T203的栅极、晶体管T204的栅极分别与第一时钟信号线CLKl连接；晶体管T203的漏极和第一电源线VDD连接；晶体管T203的源极和晶体管T204的漏极连接；晶体管T204的源极分别与晶体管T205的漏极、晶体管T211的漏极、电容C202的第一端、晶体管T208的栅极、晶体管T210的栅极连接；晶体管T205的栅极、晶体管T206的栅极分别与输入端VIN连接；晶体管T205的源极和晶体管T206的漏极连接；晶体管T206的源极分别与第二电源线VSSL、晶体管T211的源极、晶体管T213的源极、电容C202的第二端、晶体管T208的源极、晶体管T214的源极、晶体管T216的源极连接；
[0065]晶体管T201的栅极、晶体管T202的栅极分别与第二时钟信号线CLK2连接；晶体管T201的漏极和输入端VIN连接；晶体管T201的源极和晶体管T202的漏极、晶体管T212的漏极连接；晶体管T202的源极分别与晶体管T213的漏极、晶体管T207的栅极、电容C201
的第一端连接；
[0066]晶体管T207的漏极分别与晶体管T212源极、第三时钟信号线CLK3连接；晶体管T207的源极和电容C201的第二端、晶体管T208的漏极、晶体管T212的栅极、晶体管T209的栅极、晶体管T214的漏极、晶体管T216的栅极连接，作为级联输出级的输出端COUT ；
[0067]晶体管T209的漏极分别与电源线VDD、晶体管T215的漏极、晶体管T215的栅极连接；晶体管T209的源极分别与输出级的输出端OUT、晶体管T210的漏极、晶体管T210的漏极连接；晶体管T210源极和第三电源线VSS连接；晶体管T210栅极分别与晶体管T215的源极、晶体管T216的漏极连接；晶体管T213的栅极、晶体管T214的栅极分别与初始信号线init连接。
[0068]本实施例的晶体管管TlO的栅极采用非门控制，非门的输入为C0UT，可以实现奇偶交错驱动方式，具体的工作过程如下:
[0069](I)初始信号线init为各级驱动单元的栅极驱动电路的初始化控制线，与T213、T214的栅极连接，T213和T214分别控制P点和COUT的初始化，OUT的初始化由T213和T214构成的非门控制。在没有视频信号来之前，init高电平，CLK1、CLK2、CLK3为低电平，T215管导通，P点和COUT被拉低到VSSL，使得各级的T207管关断，由于级联输出信号为低电平，T213和T214构成的非门输出高电平，T210管导通，输出信号OUT被拉低到VSS。init在栅极集成电路工作过程保持低电平。
[0070](2)栅极集成电路工作过程。Init变为低电平，CLKl为高电平，打开T203、T204 ;CLK2和CLK3为低电平，将T20UT202关断；VIN为低电平，将T205、T206关断；电源VDD给A点充电，电荷存储在储存电容C202，使T208导通;T201、Τ202、Τ207关断；COUT和OUT分别输出为:VSSL和VSS ；C0UT为低电平，使得T210管导通，T209、T211、T212栅极都与COUT相连，因此T209、T211、T212关断。CLKl变为低电平，此时CLK2和CLK3还是低电平状态，P点保持着低电平，A点保持着高电平，使得输出级信号为VSS。
[0071]CLK2为高电平，打开T201和T202 ;CLK1和CLK3为低电平，关断T203和T204 ；VIN为高电平，打开T205和T206，VIN信号同时存储在第一存储电容C201的一端P点处，使得T207导通；A点通过T205和T206放电至第二负电平VSSL，使得T208关断，COUT输出与CLK3相对应的低电平，T209管继续保持关断状态，T210管保持导通，输出信号OUT继续输出VSS。CLK2为低电平，此时CLKl和CLK3还是低电平状态，P点保持着高电平，A点保持着低电平，COUT为VSSL，OUT输出为VSS。
[0072]CLK3为高电平，CLKl和CLK2为低电平，关断T201、T202、T203、和Τ204管；输入信号为低电平，关断Τ205和Τ206管，Τ208与Τ210管保持关断，Τ7管保持导通，COUT随着CLK3信号的变化，跳变成高电平，P点由于电容C201的耦合效应变得更高的电平；由于COUT高电平，Τ209管导通，Τ210管关断，输出信号电平为VDD。当CLK3变为低电平，CLKl和CLK2维持低电平，此时P点还维持这高电平，Τ7维持导通，使得COUT变为VSSL，Τ209管关断，Τ210管导通，输出VSS。
[0073]图6为本实施例的多级的栅极驱动电路的控制时序图，图中OUT(I)为第一级驱动单元的输出信号，OUT(2)第二级驱动单元的输出信号。本实施例的多级的栅极驱动电路每一级的输出波形相隔着一个脉冲周期的时间，因此可以实现奇偶交错驱动方式，适用于更高ppi的显示屏。
[0074]实施例3
[0075]本实施例的栅极驱动电路包括级联的多个驱动单元，如图7所示，每个驱动单元每个驱动单元包括每个驱动单元包括晶体管T301?T313和第一电容；
[0076]晶体管T303的漏极和第一电源线VDD连接；晶体管T303的栅极、晶体管T301栅极、晶体管T302的栅极、晶体管T304的源极分别与第一时钟信号线CLKl连接；晶体管T303的源极、晶体管T304的漏极、晶体管T310的漏极、晶体管T306的栅极分别与晶体管T308的栅极连接；晶体管T304的栅极、晶体管T302的源极、晶体管T311的漏极、晶体管T305的栅极分别与第一电容的第一端连接；
[0077]晶体管T301的漏极和输入端VIN连接；晶体管T301的源极分别与晶体管T302的漏极、晶体管T309的漏极连接；
[0078]晶体管T309的源极、晶体管T305的漏极和第二时钟信号线CLK2连接；晶体管T305的源极、第一电容的第二端、晶体管T306的漏极、晶体管T309的栅极、晶体管T312的漏极分别与晶体管T307的栅极连接；晶体管T311的源极、晶体管T310的源极、晶体管T306的源极、晶体管T312源极的分别与第二电源线VSSL连接；晶体管T310的栅极为级联输出级的输出端COUT ；
[0079]晶体管T307的漏极和第一电源线VDD连接；晶体管T307的源极、晶体管T308的漏极、晶体管T313的漏极分别与输出级的输出端OUT连接；晶体管T308的源极、晶体管T313的源极分别与第三电源线VSS连接；晶体管T311的栅极、晶体管T312的栅极、晶体管T313的栅极分别连接初始信号init。
[0080]图8为本实施例的多级的栅极驱动电路的控制时序图，图中OUT(I)为第一级驱动单元的输出信号，OUT(2)第二级驱动单元的输出信号。
[0081]本实施例中CLKl和CKL2的高电平高于电路中的VDD。
[0082]本实施例只采用两根时钟信号线，使得电路结构更加简单，外围驱动更加简单。
[0083]实施例4
[0084]本实施例的栅极驱动电路包括级联的多个驱动单元，如图9所示，每个驱动单元包括每个驱动单元包括晶体管T401?T414和电容C401 ；
[0085]晶体管T403的漏极和第一电源线VDD连接；晶体管T403的栅极、晶体管T401的栅极、晶体管T402的栅极、晶体管T404的源极分别与时钟信号CLKl连接；晶体管T403的源极、晶体管T404的漏极、晶体管T410的漏极分别与晶体管T406的栅极连接；晶体管T404的栅极、晶体管T402的源极、晶体管T411的漏极、晶体管T405的栅极分别与电容C401的第一端连接；
[0086]晶体管T401的漏极和输入端VIN连接；晶体管T401的源极分别与晶体管T402的漏极、晶体管T409的漏极连接；
[0087]晶体管T409的源极、晶体管T405的漏极分别与时钟信号线CLK2连接；晶体管T405的源极、电容C401的第二端、晶体管T406的漏极、晶体管T409的栅极、晶体管T412的漏极、晶体管T407的栅极、晶体管T414的栅极分别与级联输出级的输出端COUT连接；晶体管T411的源极、晶体管T410的源极、晶体管T406的源极、晶体管T412的源极分别与第二电源线VSSL连接；晶体管T410的栅极连接级联输出级的输出端COUT ;晶体管T411的栅极、晶体管T412栅极分别连接初始信号线init ；
[0088]晶体管T407的漏极、晶体管T413的栅极、晶体管T413的漏极和第一电源线VDD连接；晶体管T407的源极、晶体管T408的漏极分别与输出级的输出端OUT连接；晶体管T408的栅极、晶体管T413的源极分别与晶体管T414漏极连接；晶体管T414的源极、晶体管T408的源极和第三电源线VSS连接。
[0089]本实施例中CLKl和CKL2的高电平高于电路中的VDD。
[0090]图10为本实施例的多级的栅极驱动电路的控制时序图，图中OUT(I)为第一级驱动单元的输出信号，OUT(3)第三级驱动单元的输出信号。本实施为实施例3的改进，采用非门控制TlO管，可以实现奇偶双边驱动的方式。
[0091]上述实施例中的源极、漏极可对调。
[0092]上述实施例为本实用新型较佳的实施方式，但本实用新型的实施方式并不受所述实施例的限制，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。
【权利要求】
1.平板显示器的栅极驱动电路的低功耗输出模块，包括级联的多个驱动单元的输出模块，其特征在于，每个驱动单元的输出模块包括级联输出级、输出级和控制端；所述级联输出级与交流信号线连接，由交流信号驱动；所述输出级与直流信号线连接，由直流信号驱动；所述级联输出级与下一级的驱动单元的输出级连接；输出级的输出信号直接驱动行像素；所述控制端以级联输出级的输出信号作为输入信号，控制输出级的开关状态。
2.平板显示器的栅极驱动电路，包括级联的多个驱动单元，其特征在于，包括权利要求1所述的低功耗输出模块。
3.根据权利要求2所述的平板显示器的栅极驱动电路，其特征在于，每个驱动单元包括第一?第十五晶体管和第一?第二电容； 第三晶体管的栅极、第四晶体管的栅极分别与第一时钟信号线CLKl连接；第三晶体管的第二电极和第一电源线VDD连接；第三晶体管的第一电极和第四晶体管的第二电极连接；第四晶体管的第一电极分别与第五晶体管的第二电极、第十一晶体管的第二电极、第二电容的第一端、第八晶体管的栅极、第十晶体管的栅极连接；第五晶体管的栅极、第六晶体管的栅极分别与信号输入端VIN连接；第五晶体管的第一电极和第六晶体管的第二电极连接；第六晶体管的第一电极分别与第二电源线VSSL、第十一晶体管的第一电极、第十三晶体管的第一电极、第二电容的第二端、第八晶体管的第一电极、第十四晶体管的第一电极连接； 第一晶体管的栅极、第二晶体管的栅极分别与第二时钟信号线CLK2连接；第一晶体管的第二电极和输入端VIN连接；第一晶体管的第一电极分别与第二晶体管的第二电极、第十二晶体管的第二电极连接；第二晶体管的第一电极分别与第十三晶体管的第二电极、第七晶体管的栅极、第一电容的第一端连接； 第七晶体管的第二电极分别与第十二晶体管的第一电极、第三时钟信号线CLK3连接；第七晶体管的第一电极分别与第一电容第二端、第八晶体管的第二电极、第十二晶体管的栅极、第九晶体管的栅极、第十四晶体管的第二电极连接，连接点作为级联输出级的输出端COUT ； 第九晶体管的第二电极和第一电源线VDD连接；第九晶体管的第一电极和驱动单元的输出端OUT、第十五晶体管的第二电极、第十晶体管的第二电极连接；第十晶体管的第一电极分别与第十五晶体管的第一电极、第三电源线VSS连接；第十三晶体管的栅极分别与第十四晶体管的栅极、第十五晶体管的栅极、初始信号线init连接。
4.根据权利要求3所述的平板显示器的栅极驱动电路，其特征在于，所述第一电极为源极，第二电极为漏极；或者 第二电极为源极，第一电极为漏极。
5.根据权利要求2所述的平板显示器的栅极驱动电路，其特征在于，每个驱动单元包括第一?第十六晶体管和第一?第二电容； 第三晶体管的栅极、第四晶体管的栅极分别与第一时钟信号线CLKl连接；第三晶体管的第二电极和第一电源线VDD连接；第三晶体管的第一电极和第四晶体管的第二电极连接；第四晶体管的第一电极分别与第五晶体管的第二电极、第十一晶体管的第二电极、第二电容的第一端、第八晶体管的栅极、第十晶体管的栅极连接；第五晶体管的栅极、第六晶体管的栅极分别与输入端VIN连接；第五晶体管的第一电极和第六晶体管的第二电极连接；第六晶体管的第一电极分别与第二电源线VSSL、第十一晶体管的第一电极、第十三晶体管的第一电极、第二电容的第二端、第八晶体管的第一电极、第十四晶体管的第一电极、第十六晶体管的第一电极连接； 第一晶体管的栅极、第二晶体管的栅极分别与第二时钟信号线CLK2连接；第一晶体管的第二电极和输入端VIN连接；第一晶体管的第一电极和第二晶体管的第二电极、第十二晶体管的第二电极连接；第二晶体管的第一电极分别与第十三晶体管的第二电极、第七晶体管的栅极、第一电容的第一端连接； 第七晶体管的第二电极分别与第十二晶体管第一电极、第三时钟信号线CLK3连接；第七晶体管的第一电极和第一电容的第二端、第八晶体管的第二电极、第十二晶体管的栅极、第九晶体管的栅极、第十四晶体管的第二电极、第十六晶体管的栅极连接，作为级联输出级的输出端COUT ； 第九晶体管的第二电极分别与第一电源线VDD、第十五晶体管的第二电极、第十五晶体管的栅极连接；第九晶体管的第一电极分别与驱动单元的输出端OUT、第十晶体管的第二电极、第十晶体管的第二电极连接；第十晶体管的第一电极和第三电源线VSS连接；第十晶体管的栅极分别与第十五晶体管的第一电极、第十六晶体管的第二电极连接；第十三晶体管的栅极、第十四晶体管的栅极分别与初始信号线init连接。
6.根据权利要求5所述的平板显示器的栅极驱动电路，其特征在于， 所述第一电极为源极，第二电极为漏极；或者 第二电极为源极，第一电极为漏极。
7.根据权利要求2所述的平板显示器的栅极驱动电路，其特征在于，每个驱动单元包括每个驱动单元包括第一?第十三晶体管和第一电容； 第三晶体管的第二电极和第一电源线VDD连接；第三晶体管的栅极、第一晶体管栅极、第二晶体管的栅极、第四晶体管的第一电极分别与第一时钟信号线CLKl连接；第三晶体管的第一电极、第四晶体管的第二电极、第十晶体管的第二电极、第六晶体管的栅极分别与第八晶体管的栅极连接；第四晶体管的栅极、第二晶体管的第一电极、第十一晶体管的第二电极、第五晶体管的栅极分别与第一电容的第一端连接； 第一晶体管的第二电极和输入端VIN连接；第一晶体管的第一电极分别与第二晶体管的第二电极、第九晶体管的第二电极连接； 第九晶体管的第一电极、第五晶体管的第二电极和第二时钟信号线CLK2连接；第五晶体管的第一电极、第一电容的第二端、第六晶体管的第二电极、第九晶体管的栅极、第十二晶体管的第二电极分别与第七晶体管的栅极连接；第十一晶体管的第一电极、第十晶体管的第一电极、第六晶体管的第一电极、第十二晶体管第一电极的分别与第二电源线VSSL连接；第十晶体管的栅极为级联输出级的输出端COUT ； 第七晶体管的第二电极和第一电源线VDD连接；第七晶体管的第一电极、第八晶体管的第二电极、第十三晶体管的第二电极分别与驱动单元的输出端OUT连接；第八晶体管的第一电极、第十三晶体管的第一电极分别与第三电源线VSS连接；第十一晶体管的栅极、第十二晶体管的栅极、第十三晶体管的栅极分别连接初始信号init。
8.根据权利要求7所述的平板显示器的栅极驱动电路，其特征在于， 所述第一电极为源极，第二电极为漏极；或者 第二电极为源极，第一电极为漏极。
9.根据权利要求2所述的平板显示器的栅极驱动电路，其特征在于，每个驱动单元包括每个驱动单元包括第一?第十四晶体管和第一电容； 第三晶体管的第二电极和第一电源线VDD连接；第三晶体管的栅极、第一晶体管的栅极、第二晶体管的栅极、第四晶体管的第一电极分别与时钟信号CLKl连接；第三晶体管的第一电极、第四晶体管的第二电极、第十晶体管的第二电极分别与第六晶体管的栅极连接；第四晶体管的栅极、第二晶体管的第一电极、第十一晶体管的第二电极、第五晶体管的栅极分别与第一电容的第一端连接； 第一晶体管的第二电极和输入端VIN连接；第一晶体管的第一电极分别与第二晶体管的第二电极、第九晶体管的第二电极连接； 第九晶体管的第一电极、第五晶体管的第二电极分别与时钟信号线CLK2连接；第五晶体管的第一电极、第一电容的第二端、第六晶体管的第二电极、第九晶体管的栅极、第十二晶体管的第二电极、第七晶体管的栅极、第十四晶体管的栅极分别与级联输出级的输出端COUT连接；第十一晶体管的第一电极、第十晶体管的第一电极、第六晶体管的第一电极、第十二晶体管的第一电极分别与第二电源线VSSL连接；第十晶体管的栅极连接级联输出级的输出端COUT ;第十一晶体管的栅极、第十二晶体管栅极分别连接初始信号线init ； 第七晶体管的第二电极、第十三晶体管的栅极、第十三晶体管的第二电极和第一电源线VDD连接；第七晶体管的第一电极、第八晶体管的第二电极分别与驱动单元的输出端OUT连接；第八晶体管的栅极、第十三晶体管的第一电极分别与第十四晶体管第二电极连接；第十四晶体管的第一电极、第八晶体管的第一电极和第三电源线VSS连接。
10.根据权利要求9所述的平板显示器的栅极驱动电路，其特征在于，所述第一电极为源极，第二电极为漏极；或者 第二电极为源极，第一电极为漏极。
【文档编号】G09G3/20GK204066681SQ201420256515
【公开日】2014年12月31日 申请日期:2014年5月19日 优先权日:2014年5月19日
【发明者】吴为敬, 张立荣, 宋小锋, 周雷, 徐苗, 王磊, 彭俊彪 申请人:华南理工大学, 广州新视界光电科技有限公司