一种用于大尺寸面板的GOA级联电路的制作方法

本发明涉及显示面板技术领域，特别涉及到一种用于大尺寸面板的GOA级联电路。

背景技术：

栅极驱动电路及方法Gate Driver On Array，简称GOA，也就是利用现有薄膜晶体管液晶显示器Array制程将Gate行扫描驱动信号电路制作在Array基板上，实现对Gate逐行扫描的驱动方式的一项技术。

现有的GOA电路，通常包括级联的多个GOA单元，每一级GOA单元对应驱动一级水平扫描线。GOA单元的主要结构包括上拉模块，上拉驱动模块，下传模块，下拉模块和下拉维持模块，以及负责电位抬升的自举电容。上拉电路主要负责将时钟信号CK输出为栅极信号；上拉驱动电路负责上拉驱动电路的打开时间，一般连接前面级GOA电路传递过来的下传信号；下拉电路负责在第一时间将扫描驱动信号G(N)拉低为低电位，即关闭G(N)；下拉维持电路则负责将G(N)输出信号和上拉电路的G(N)维持在关闭状态，即负电位，包含有两个下拉维持模块交替作用；自举电容则负责Q(N)点的二次抬升，这样有利于上拉电路的G(N)输出。现有的GOA电路中，将整个GOA单元分成a组，CK1对应CKa+1、CK2对应CKa+2、CK3对应CKa+3…从而将整个面板的负载分成a份，去降低每组GOA级传电路的负载。当面板处于严苛条件下时，存在会使a组GOA单元的输出信号造成差异，造成显示面板在高温时会出现水平亮暗线等不良，从而影响整个面板的信赖性的技术问题。因此，提供一种a组GOA单元的输出信号差异减小的电路就很有必要。

技术实现要素：

本发明要解决的技术问题是现有技术中存在的面板处于严苛条件下时，a组GOA单元的输出信号造成差异，面板出现水平亮暗线的技术问题。本发明提供一种a组GOA单元的输出信号差异减少的GOA驱动电路。

为解决上述技术问题，本发明采用如下的技术方案：

一种用于大尺寸面板的GOA级联电路，包括级联的多个GOA单元，第N级GOA单元对应驱动第N级水平扫描线G(N)，所述N级GOA单元包括2a个CK时钟信号；

用于将CK时钟信号输出为栅极信号的上拉模块，所述上拉模块连接第N级水平扫描线G(N)和CK时钟信号；

与CK时钟信号连接的下传模块，用于输出下传信号ST(N)；

将第N级水平扫描线G(N)拉低为低电位的下拉模块，连接第N级水平扫描线G(N)，第N+a级水平扫描线G(N+a)及VSS直流低压；

将第N级水平扫描线G(N)信号维持在负电位的下拉维持模块，所述下拉维持模块连接Q(N)点，第N级水平扫描线G(N)及VSS直流低压；

所述下拉维持模块包括交替作用、镜像连接的第一下拉维持电路及第二下拉维持电路；所述第一下拉维持模块连接第一低频时钟信号LC1，所述第二下拉维持模块连接第二低频时钟信号LC2；

以及用于抬升电位的自举电容Cb,自举电容Cb所述连接所述下拉维持模块，Q(N)点及第N级水平扫描线G(N)；

所述N级GOA单元中前a级GOA单元电路中的第i级GOA单元还包括控制上拉模块开启时间的上拉驱动模块，所述上拉驱动模块连接STVi脉冲信号及Q(N)点；

其中i＝1,2,3，…a，a为小于N/2的自然数，N为自然数。

进一步地，所述第i级GOA单元中，STVi脉冲信号由第七七晶体管T77漏极及第七八晶体管T78源极共同输出，所述第七七晶体管栅极T77连接cki时钟信号，源极连接VSS直流低压；与第七七晶体管T77连接的第七八晶体管T78，第七八晶体管T78栅极、漏极均连接STV脉冲信号。

进一步地，所述第一低频时钟信号LC1与所述第二低频时钟信号(LC2)是相位相反的低频信号源。

进一步地，所述第一下拉维持模块连接所述上拉驱动模块，包括：第五二晶体管T52；与第五二晶体管T52的栅极连接的第五四晶体管T54；与第五二晶体管T52漏极连接的第五一晶体管T51源极及第五三晶体管栅极T53，所述第五一晶体管T51栅极、漏极及第五三晶体管T53的漏极相连于第一低频时钟信号LC1；与第五二晶体管T52栅极连接的第五四晶体管T54的栅极；与第五三晶体管T53源极及第五四晶体管T54漏极同时连接的第三二晶体管T32栅极；与第三二晶体管T32栅极连接的第四二晶体管T42栅极；所述第四二晶体管T42漏极连接第N级栅极信号Q(N)点。

进一步地，所述第五三晶体管T53的漏极改为连接CK始终信号。

进一步地，所述第二下拉维持模块连接所述上拉驱动模块，包括：第六二晶体管T62；与第六二晶体管T62的栅极连接的第六四晶体管T64；与第六二晶体管T62漏极连接的第六一晶体管T61源极及第六三晶体管T63栅极，所述第六一晶体管栅极T61、漏极及第六三晶体管T63的漏极相连于第二低频时钟信号LC2；与第六二晶体管T62栅极连接的第六四晶体管T64的栅极；与第六三晶体管T63源极及第六四晶体管T64漏极同时连接的第三三晶体管T33栅极；与第三三晶体管T33栅极连接的第四三晶体管T43栅极；所述第四三晶体管T43漏极连接第N级栅极信号Q(N)点。

进一步地，所述第六三晶体管T63的漏极改为连接XCK时钟信号。

进一步地，所述下拉模块包括第四一晶体管T41及第三一晶体管T31，所述第四一晶体管T41及第三一晶体管T31的栅极共同连接第N+a级水平扫描线G(N+a)，漏极共同连接VSS直流低压。

进一步地，所述第四一晶体管T41及第三一晶体管T31的栅极共同连接第N+a+1级水平扫描线G(N+a+1)。

进一步地，所述a＝4。

本发明在ck时钟信号为2a个的N级GOA级联电路中，通过对前a级GOA单元的上拉驱动输入STV1，STV2，STV3…STVa脉冲信号进行差异化控制，取代了现有技术中前a级GOA单元的STV1，STV2，STV3…STVa脉冲信号均同一设置为STV脉冲信号。此技术方案能够减少a组GOA单元的输出信号造成差异。

因此，本发明的有益效果是：

效果一：减小GOA单元的输出差异；

效果二：减小面板出现水平亮暗线的问题频率；

效果三：提高采用GOA级联电路的显示面板的可靠性。

附图说明

图1是现有技术中前a级GOA单元模块示意图；

图2是本发明中前a级GOA单元模块示意图；

图3是本发明中前a＝4级GOA单元电路示意图；

图4是现有技术中中前a＝4级GOA单元电路示意图；

图5是本发明中前a＝4级GOA单元中STV1/2/3/4脉冲信号生成电路示意图；

图6是现有技术中a＝4，2a CK级GOA电路信号示意图；

图7是本发明中a＝4，2a CK级GOA电路信号示意图；

图8是现有技术中前a级输出信号波形图；

图9是本发明中前a级输出信号波形图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图1是现有技术中前a级GOA单元模块示意图，相对比图2是本发明中前a级GOA单元模块示意图；图3本发明中前a＝4级GOA单元电路示意图，对应的图4是现有技术中中前a＝4级GOA单元电路示意图；图5是本发明中前a＝4级GOA单元中STV(Vertical Start Pluse,帧开启脉冲信号)1/2/3/4脉冲信号生成电路示意图；图6现有技术中a＝4，2a CK级GOA电路信号示意图；图7本发明中a＝4，2a CK级GOA电路信号示意图；图8现有技术中前a级输出信号波形图；图9本发明中前a级输出信号波形图。

实施例1：

对比图1，如图2所示，本实施例提供一种用于大尺寸面板的GOA级联电路，包括级联的多个GOA单元，第N级GOA单元对应驱动第N级水平扫描线G(N)，所述N级GOA单元中有8个CK时钟信号，前4级GOA单元电路中第i级GOA单元，i＝1,2,3.4，包括：将CK时钟信号输出为栅极信号的上拉模块，所述上拉模块连接第N级水平扫描线(G(N))和CK时钟信号；上拉驱动模块开启时间的上拉驱动模块，所述上拉驱动模块连接STVi脉冲信号及Q(N)点；与CKi时钟信号连接的下传模块，用于输出下传信号ST(N)；将第N级水平扫描线(G(N))拉低为低电位的下拉模块，连接第N级水平扫描线G(N)，第N+i级水平扫描线G(N+i)及VSS直流低压；将第N级水平扫描线G(N)信号维持在负电位的下拉维持模块，所述下拉维持模块连接Q(N)点，第N级水平扫描线G(N)及VSS直流低压；所述下拉维持模块包括交替作用、镜像连接的第一下拉维持电路及第二下拉维持电路；所述第一下拉维持模块连接第一低频时钟信号LC1，所述第二下拉维持模块连接第二低频时钟信号LC2；及电位抬升的自举电容Cb,连接下拉维持模块，Q(N)点及第N级水平扫描线G(N)。

如图5所述，第i级GOA单元中，STVi脉冲信号由第七七晶体管T77漏极及第七八晶体管T78源极共同输出，所述第七七晶体管栅极T77连接cki时钟信号，源极连接VSS直流低压；与第七七晶体管T77连接的第七八晶体管T78，第七八晶体管T78栅极、漏极均连接STV脉冲信号。

如图3和4所述：第一下拉维持模块包括：第五二晶体管T52；与第五二晶体管T52的栅极连接的第五四晶体管T54；与第五二晶体管T52漏极连接的第五一晶体管T51源极及第五三晶体管栅极T53，所述第五一晶体管T51栅极、漏极及第五三晶体管T53的漏极相连于第一低频时钟信号LC1；与第五二晶体管T52栅极连接的第五四晶体管T54的栅极；与第五三晶体管T53源极及第五四晶体管T54漏极同时连接的第三二晶体管T32栅极；与第三二晶体管T32栅极连接的第四二晶体管T42栅极；所述第四二晶体管T42漏极连接第N级栅极信号Q(N)点。第一低频时钟信号LC1与所述第二低频时钟信号LC2是相位相反的低频信号源。第二下拉维持模块包括：第六二晶体管T62；与第六二晶体管T62的栅极连接的第六四晶体管T64；与第六二晶体管T62漏极连接的第六一晶体管T61源极及第六三晶体管T63栅极，所述第六一晶体管栅极T61、漏极及第六三晶体管T63的漏极相连于第二低频时钟信号LC2；与第六二晶体管T62栅极连接的第六四晶体管T64的栅极；与第六三晶体管T63源极及第六四晶体管T64漏极同时连接的第三三晶体管T33栅极；与第三三晶体管T33栅极连接的第四三晶体管T43栅极；所述第四三晶体管T43漏极连接第N级栅极信号Q(N)点。

如图4所示，下拉模块包括第四一晶体管T41及第三一晶体管T31，所述第四一晶体管T41及第三一晶体管T31的栅极共同连接第N+a级水平扫描线(G(N+a))，漏极共同连接VSS直流低压。

如图6，图7分别对现有技术及本实施例输入STV信号及8个CK时钟信号；

开启时间T＝100时，对比图8图9，得到如下结果：

图9中本实施例GOA单元的输出信号差异明显小于图8中现有技术的GOA单元的输出信号差异，因此本实施例能够解决面板出现水平亮暗线的问题。

实施例2

本实施例在实施例1的基础上，进一步说明所述第一下拉维持模块连接第一低频时钟信号LC1之外的其他选择:

如图2和图4所述，第一下拉维持模块包括：第五二晶体管T52；与第五二晶体管T52的栅极连接的第五四晶体管T54；与第五二晶体管T52漏极连接的第五一晶体管T51源极及第五三晶体管栅极T53，所述第五一晶体管T51栅极、漏极及第五三晶体管T53的漏极连接CK时钟信号；与第五二晶体管T52栅极连接的第五四晶体管T54的栅极；与第五三晶体管T53源极及第五四晶体管T54漏极同时连接的第三二晶体管T32栅极；与第三二晶体管T32栅极连接的第四二晶体管T42栅极；所述第四二晶体管T42漏极连接第N级栅极信号Q(N)点。

实施例3

本实施例在实施例1的基础上，进一步说明第一下拉维持模块连接第一低频时钟信号LC1之外的其他选择：

如图2和图4所述，第二下拉维持模块包括：第六二晶体管T62；与第六二晶体管T62的栅极连接的第六四晶体管T64；与第六二晶体管T62漏极连接的第六一晶体管T61源极及第六三晶体管T63栅极，所述第六一晶体管栅极T61、漏极及所述第六三晶体管T63的漏极连接XCK时钟信号；与第六二晶体管T62栅极连接的第六四晶体管T64的栅极；与第六三晶体管T63源极及第六四晶体管T64漏极同时连接的第三三晶体管T33栅极；与第三三晶体管T33栅极连接的第四三晶体管T43栅极；所述第四三晶体管T43漏极连接第N级栅极信号Q(N)点。

实施例4

本实施例在实施例1的基础上，进一步说明下拉模块的第二种连接关系，如图2和图4所述，第四一晶体管T41及第三一晶体管T31的栅极共同连接第N+i+1级水平扫描线(G(N+i+1)。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员能够理解本发明，但是本发明不仅限于具体实施方式的范围，对本技术领域的普通技术人员而言，只要各种变化只要在所附的权利要求限定和确定的本发明精神和范围内，一切利用本发明构思的发明创造均在保护之列。