时钟信号传输电路及驱动方法、栅极驱动电路、显示装置与流程

本发明的实施例涉及显示技术，尤其涉及时钟信号传输电路及驱动方法、栅极驱动电路、显示装置。

背景技术：

显示装置开机时，电源的突然接入可能导致一些线路上出现不可预知的电压波动。例如，在开始显示图像之前，耦接至栅极驱动电路的时钟信号线上就已经出现不期望的高电压。此时，时钟信号线的高电压可能使得栅极驱动电路中的单元(例如，晶体管)误动作。在栅极驱动电路集成在阵列基板上(GOA)的情况下，由于制作工艺的限制，难以制作额外的滤波或者保护电路，因此，这种情况尤其容易发生。

在栅极驱动电路中的单元误动作时，电源芯片容易被短路，从而产生大电流过载。大电流过载一方面容易对于电路造成损坏，缩短显示装置的使用寿命，另一方面会导致电源芯片保护性的关闭，使得显示装置开机后就黑屏。

因此，现有的显示装置存在改进空间。

技术实现要素：

本发明的实施例提供时钟信号传输电路及驱动方法、栅极驱动电路、显示装置。

根据本发明的一个方面，提供了一种时钟信号传输电路，包括：输入模块、上拉模块、复位模块、下拉控制模块、下拉模块以及上拉保持模块。输入模块与输入信号端以及上拉点耦接，并且被配置为在输入信号端处电压的控制下，使得上拉点处的电压有效。上拉模块与上拉点、时钟信号端以及输出信号端耦接，并且被配置为在上拉点处的电压的控制下，将时钟信号端耦接到输出信号端。复位模块与复位信号端、第一电压端以及上拉点耦接，并且被配置为在复位信号端处的电压控制下，将第一电压端耦接到上拉点。下拉控制模块与上拉点、第一电压端、第二电压端以及下拉点耦接，并且被配置为在上拉点处的电压的控制下，选择地将第一电压端和第二电压端中的一个耦接到下拉点。下拉模块与下拉点、第一电压端以及输出信号端耦接，并且被配置为在下拉点处的电压的控制下，将第一电压端耦接到输出信号端。上拉保持模块与上拉点以及第三电压端耦接，并且被配置为在上拉点处的电压的控制下，将第三电压端耦接到上拉点。

在本发明的实施例中，上拉保持模块包括：第一晶体管。第一晶体管的控制极与上拉点耦接，第一极与第三电压端耦接，第二极与上拉点耦接。

在本发明的实施例中，上拉保持模块还与第二电压端耦接，并且包括：第一晶体管、第二晶体管以及第三晶体管。第一晶体管的控制极与上拉点耦接，第一极与第二电压端耦接，第二极与第三晶体管的控制极耦接。第二晶体管的控制极和第一极与第三电压端耦接，第二极与第三晶体管的第一极耦接。第三晶体管的第二极与上拉点耦接。

在本发明的实施例中，第三电压端与第二电压端耦接。

在本发明的实施例中，上拉保持模块还与第四电压端耦接，并且还包括：第四晶体管以及第五晶体管。第四晶体管的控制极和第一极与第四电压端耦接，第二极与第五晶体管的第一极耦接。第五晶体管的控制极与第一晶体管的第二极耦接，第二极与上拉点耦接。

在本发明的实施例中，复位模块还与第一晶体管的第二极耦接，并且还被配置为在复位信号端处的电压的控制下，将第一电压端耦接到第一晶体管的第二极。复位模块包括：第六晶体管以及第七晶体管。第六晶体管的控制极与复位信号端耦接，第一极与上拉点耦接，第二极与第一电压端耦接。第七晶体管的控制极与复位信号端耦接，第一极与第一晶体管的第二极耦接，第二极与第一电压端耦接。

在本发明的实施例中，下拉模块还与第一晶体管的第二极耦接，并且还被配置为在下拉点处的电压的控制下，将第一电压端耦接到第一晶体管的第二极。

在本发明的实施例中，下拉模块包括：第八晶体管以及第九晶体管。第八晶体管的控制极与下拉点耦接，第一极与第一晶体管的第二极耦接，第二极与第一电压端耦接。第九晶体管的控制极与下拉点耦接，第一极与输出信号端耦接，第二极与第一电压端耦接。

在本发明的实施例中，下拉控制模块包括：第十晶体管以及第十一晶体管。第十晶体管的控制极与上拉点耦接，第一极与下拉点耦接，第二极与第一电压端耦接。第十一晶体管的控制极和第一极与第二电压端耦接，第二极与下拉点耦接。

在本发明的实施例中，输入模块包括：第十二晶体管。第十二晶体管的控制极与输入信号端耦接，第一极与第二电压端耦接，第二极与上拉点耦接。

在本发明的实施例中，输入模块包括：第十二晶体管。第十二晶体管的控制极和第一极与输入信号端耦接，第二极与上拉点耦接。

在本发明的实施例中，上拉模块包括：第十三晶体管。第十三晶体管的控制极与上拉点耦接，第一极与时钟信号端耦接，第二极与输出信号端耦接。

根据第二个方面，本发明的实施例提供了一种上述的时钟信号传输电路的驱动方法，包括：向复位信号端施加有效电压，向输入信号端施加无效电压，使得上拉点处的电压无效，以使得上拉模块将时钟信号端与输出信号端解耦，并且下拉模块将第一电压端耦接到输出信号端，输出信号端输出无效电压。向输入信号端施加有效电压，向复位信号端施加无效电压，使得上拉点处的电压有效，以使得上拉模块将时钟信号端耦接到输出信号端，输出信号端输出来自时钟信号端的时钟信号；由上拉保持模块保持上拉点的有效电压。

根据第三个方面，本发明的实施例提供了一种栅极驱动电路，包括上述的时钟信号传输电路以及多个级联的移位寄存器单元。栅极驱动电路的时钟信号源与时钟信号传输电路的时钟信号端耦接，时钟信号传输电路的输出信号端与移位寄存器单元耦接。

根据第四个方面，本发明的实施例提供了一种显示装置，包括上述的栅极驱动电路。

根据本发明的实施例的时钟信号传输电路及驱动方法、栅极驱动电路、显示装置，能够在显示装置显示画面之前，断开时钟信号源与栅极驱动电路中的各个单元之间的耦接，防止时钟信号线上的不期望的电压(例如，高电压)造成的栅极驱动电路的误动作。

附图说明

为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：

图1是本发明的实施例提供的时钟信号传输电路的示意性的框图；

图2是图1所示的时钟信号传输电路的一个示意性的电路图；

图3是图1所示的时钟信号传输电路的另一个示意性的电路图；

图4是示出上拉保持模块由一个晶体管构成的结构示意图；

图5是示出上拉保持模块由三个晶体管构成的结构示意图；

图6是图1中所示的输入模块的另一个结构示意图；

图7是图1所示的时钟信号传输电路的驱动方法的示意性的流程图；

图8是与图7对应的时钟信号传输电路的时序图；

图9是本发明的实施例提供的栅极驱动电路的结构示意图。

具体实施方式

为了使本发明的实施例的技术方案和优点更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其他实施例，也都属于本发明保护的范围。

在以下的说明中，按照本领域技术人员的通常理解，有效电压是指施加到功能模块上，使得相关的功能模块能够工作的电压。例如，功能模块由N型晶体管构成时，有效电压可以是施加到N型晶体管的栅极上时，能够使得N型晶体管导通的高电压。相应的，如果晶体管为P型，则有效电压是指施加到P型晶体管的栅极上时，能够使得P型晶体管导通的低电压。应当理解，此处的“高”、“低”仅用于对于电压幅值的相对大小进行区分，并不是对于电压的具体的限定。例如，“高电压”可以是5V、8V、30V等，“低电压”可以是-5V、-8V、-30V等。

此外，按照本领域技术人员的通常理解，对于晶体管而言，控制极可以是栅极，第一极可以是源极和漏极中的一个，而第二极可以是源极和漏极中的另一个。

此外，按照本领域技术人员的通常理解，耦接是指直接或者通过中间元件电连接。

图1是本发明的实施例提供的时钟信号传输电路的示意性的框图。如图1所示，时钟信号传输电路，包括：输入模块1、上拉模块2、复位模块3、下拉控制模块4、下拉模块5以及上拉保持模块6。输入模块1与输入信号端IP以及上拉点P1耦接，并且被配置为在输入信号端IP处电压的控制下，使得上拉点P1处的电压有效。上拉模块2与上拉点P1、时钟信号端CLK以及输出信号端OP耦接，并且被配置为在上拉点P1处的电压的控制下，将时钟信号端CLK耦接到输出信号端OP。复位模块3与复位信号端RST、第一电压端V1以及上拉点P1耦接，并且被配置为在复位信号端RST处的电压控制下，将第一电压端V1耦接到上拉点P1。下拉控制模块4与上拉点P1、第一电压端V1、第二电压端V2以及下拉点P2耦接，并且被配置为在上拉点P1处的电压的控制下，选择地将第一电压端V1和第二电压端V2中的一个耦接到下拉点P2。下拉模块5与下拉点P2、第一电压端V1以及输出信号端OP耦接，并且被配置为在下拉点P2处的电压的控制下，将第一电压端V1耦接到输出信号端OP。上拉保持模块6与上拉点P1以及第三电压端V3耦接，并且被配置为在上拉点P1处的电压的控制下，将第三电压端V3耦接到上拉点P1。

时钟信号传输电路可以设置在时钟信号源和栅极驱动电路的各个单元之间，时钟信号端CLK与时钟信号源耦接，输出信号端OP与栅极驱动电路的各个单元耦接。在输入信号端IP被施加无效电压时，上拉点P1处的电压保持无效，上拉模块2使得时钟信号端CLK与输出信号端OP断开。栅极驱动电路的各个单元不会接收到任何形式的时钟信号，这可以防止时钟信号线上的不期望的高电压造成的栅极驱动电路的误动作。在输入信号端IP被施加有效电压后，上拉点P1处的电压有效，上拉模块2使得时钟信号端CLK与输出信号端OP耦接。栅极驱动电路的各个单元接收来自时钟信号源的时钟信号，并且正常工作。在上拉保持模块6的作用下，一旦上拉点P1处的电压有效，第三电压端V3与上拉点P1耦接，上拉点P1处的有效电压会被保持。此后，即使输入信号端IP处的电压变化为无效，上拉点P1处的电压也能够保持有效，保持时钟信号端CLK与输出信号端OP耦接。

根据本发明的实施例的时钟信号传输电路，能够在显示装置显示画面之前，断开时钟信号源与栅极驱动电路中的各个单元之间的耦接，防止时钟信号线上的不期望的高电压造成的栅极驱动电路的误动作。

图2是图1所示的时钟信号传输电路的一个示意性的电路图。如图2所示，上拉保持模块6还与第二电压端V2、第四电压端V4耦接，并且上拉保持模块6包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4以及第五晶体管M5。第一晶体管M1的控制极与上拉点P1耦接，第一极与第二电压端V2耦接，第二极P3与第三晶体管M3的控制极、第五晶体管M5的控制极耦接。第二晶体管M2的控制极和第一极与第三电压端V3耦接，第二极与第三晶体管M3的第一极耦接。第三晶体管M3的第二极与上拉点P1耦接。第四晶体管M4的控制极和第一极与第四电压端V4耦接，第二极与第五晶体管M5的第一极耦接。第五晶体管M5的控制极与第一晶体管M1的第二极P3耦接，第二极与上拉点P1耦接。

上拉点P1处的有效电压会使得第一晶体管M1导通，以将第二电压端V2耦接到第三晶体管M3的控制极和第五晶体管M5的控制极。第二电压端V2处的有效电压将使得第三晶体管M3和第五晶体管M5导通。此后，在第三电压端V3处的电压有效时，第二晶体管M2导通，第三电压端V3经过第二晶体管M2和第三晶体管M3被耦接到上拉点P1。在第四电压端V4处的电压有效时，第四晶体管M4导通，第四电压端V4经过第四晶体管M4和第五晶体管M5被耦接到上拉点P1。

根据上述结构，在第二电压端V2处的电压保持有效、并且第三电压端V3和第四电压端V4处的电压中的至少一个保持有效的情况下，上拉点P1处的电压就可以被保持为有效。这尤其适用于具有多个电源的栅极驱动电路，在该栅极驱动电路中，一个电源的电压始终有效，可以连接至第二电压端V2；一个电源的电压始终无效，可以连接至第一电压端V1；一对电源的电压在有效和无效之间切换，并且，这一对电源中的两个电源的电压始终相反(即始终是一个有效，而另一个无效)，这一对电源可以分别连接至第三电压端V3、第四电压端V4。这样，第二晶体管M2和第三晶体管M3在一定的时间段内导通，第四晶体管M4和第五晶体管M5在另外的时间段内导通。晶体管的交替导通能够延长使用寿命。

如图2所示，复位模块3还与第一晶体管M1的第二极P3耦接，并且还被配置为在复位信号端RST处的电压的控制下，将第一电压端V1耦接到第一晶体管M1的第二极P3。复位模块3包括：第六晶体管M6以及第七晶体管M7。第六晶体管M6的控制极与复位信号端RST耦接，第一极与上拉点P1耦接，第二极与第一电压端V1耦接。第七晶体管M7的控制极与复位信号端RST耦接，第一极与第一晶体管M1的第二极P3耦接，第二极与第一电压端V1耦接。

在复位信号端RST处的电压有效时，第六晶体管M6导通，使得上拉点P1与第一电压端V1耦接，上拉点P1处的电压无效。上拉模块2截止，断开时钟信号端CLK和输出信号端OP。此外，第七晶体管M7导通，第一晶体管M1的第二极P3与第一电压端V1耦接，第一晶体管M1的第二极P3处的电压无效。上拉保持模块6中的第三晶体管M3、第五晶体管M5截止，断开第三电压端V3、第四电压端V4与上拉点P1，保证上拉点P1的电压无效。应当理解，第七晶体管M7也可以省略而不影响电路的基本功能。

如图2所示，在本发明的实施例中，下拉模块5还与第一晶体管M1的第二极P3耦接，并且还被配置为在下拉点P2处的电压的控制下，将第一电压端V1耦接到第一晶体管M1的第二极P3。下拉模块5包括：第八晶体管M8以及第九晶体管M9。第八晶体管M8的控制极与下拉点P2耦接，第一极与第一晶体管M1的第二极P3耦接，第二极与第一电压端V1耦接。第九晶体管M9的控制极与下拉点P2耦接，第一极与输出信号端OP耦接，第二极与第一电压端V1耦接。应当理解，第八晶体管M8也可以省略而不影响电路的基本功能。

在下拉点P2处的电压有效时，第九晶体管M9导通，输出信号端OP与第一电压端V1耦接。输出信号端OP处的电压保持无效，这样能够防止输出信号端OP输出不期望的电压(例如，高电压)。此外，第八晶体管M8导通，第一晶体管M1的第二极P3与第一电压端V1耦接，第一晶体管M1的第二极P3处的电压无效。上拉保持模块6中的第三晶体管M3、第四晶体管M4截止，断开第三电压端V3、第四电压端V4与上拉点P1。应当理解，第八晶体管M8也可以省略。

如图2所示，在本发明的实施例中，下拉控制模块4包括：第十晶体管M10以及第十一晶体管M11。第十晶体管M10的控制极与上拉点P1耦接，第一极与下拉点P2耦接，第二极与第一电压端V1耦接。第十一晶体管M11的控制极和第一极与第二电压端V2耦接，第二极与下拉点P2耦接。

在上拉点P1的电压无效时，第十一晶体管M11使得下拉点P2和第二电压端V2耦接，第二电压端V2提供有效电压。下拉点P2处的电压有效，下拉模块5使得输出信号端OP和第一电压端V1耦接，输出信号端OP输出无效的电压。而在上拉点P1的电压有效时，第十晶体管M10使得下拉点P2和第一电压端V1耦接，第一电压端V1提供无效电压，从而，下拉模块5使得输出信号端OP和第一电压端V1断开，输出信号端OP可以输出来自时钟信号端CLK的时钟信号。

在上述的电路结构中，下拉点P2通过第十晶体管M10和第一电压端V1耦接时，仍然通过第十一晶体管M11和第二电压端V2耦接，此时，可以通过设置第十晶体管M10和第十一晶体管M11的参数(例如，宽长比等)，使得第十晶体管M10的导电能力强于第十一晶体管M11，下拉点P2处的电压为第一电压端V1处的电压。为了简化制作工艺，电路中的晶体管可以均具有相同的参数，这是，可以使用两个晶体管并联作为第十晶体管M10来增强导电能力，这两个晶体管控制极、第一极、第二极对应连接，控制方式与一个晶体管相同。

如图2所示，在本发明的实施例中，输入模块1包括：第十二晶体管M12。第十二晶体管M12的控制极与输入信号端IP耦接，第一极与第二电压端V2耦接，第二极与上拉点P1耦接。

在输入信号端IP处的电压有效时，第十二晶体管M12导通，使得第二电压端V2与上拉点P1耦接，上拉点P1处的电压有效。

如图2所示，在本发明的实施例中，上拉模块2包括：第十三晶体管M13。第十三晶体管M13的控制极与上拉点P1耦接，第一极与时钟信号端CLK耦接，第二极与输出信号端OP耦接。

在上拉点P1处的电压有效时，第十三晶体管M13导通，使得时钟信号端CLK与输出信号端OP耦接，输出信号端OP可以输出来自时钟信号端CLK的时钟信号。

本发明的实施例中的时钟信号传输电路可以以晶体管组成的电路实现，这有利于时钟信号传输电路集成到阵列基板中，与栅极驱动电路中的移位寄存器单元以同样的工艺同时形成，不增加成本。

图3是图1所示的时钟信号传输电路的另一个示意性的电路图。如图3所示，时钟信号传输电路中可以存在多个的时钟信号端，例如，图中的第一时钟信号端CLK1、第二时钟信号端CLK2，以及相对应的第一输出信号端OP1、第二输出信号端OP2。图3意在举例说明栅极驱动电路中的移位寄存器单元需要多个同步输入的时钟信号的情况。

图3中与图2相同的部分不再重复说明。如图3所示，在图2的电路的基础上，上拉模块2还包括：第十四晶体管M14，第十四晶体管M14的控制极与上拉点P1耦接，第一极与第二时钟信号端CLK2耦接，第二极与第二输出信号端OP2耦接。在时钟信号传输电路工作的过程中，第十四晶体管M14与第十三晶体管M13的状态完全相同。

下拉模块5还包括：第十五晶体管M15，第十五晶体管M15的控制极与下拉点P2耦接，第一极与第二输出信号端OP2耦接，第二极与第一电压端V1耦接。在时钟信号传输电路工作的过程中，第十五晶体管M15与第九晶体管M9的状态完全相同。

本发明的实施例的时钟信号传输电路可以用于同步输入多个时钟信号。应当理解，也可以设置多个如图2所示的电路结构来实现多个时钟信号的非同步传输。此时，可以非同步地使得该多个时钟信号传输电路的输入信号端IP处的电压从无效变化为有效，以实现多个时钟信号的非同步的传输。

图4是示出上拉保持模块6由一个晶体管构成的结构示意图。如图4所示，上拉保持模块6包括：第一晶体管M1。第一晶体管M1的控制极与上拉点P1耦接，第一极与第三电压端V3耦接，第二极与上拉点P1耦接。该结构简单，易于实现。

图5是示出上拉保持模块6由三个晶体管构成的结构示意图。如图5所示，上拉保持模块6包括：第一晶体管M1、第二晶体管M2以及第三晶体管M3。第一晶体管M1的控制极与上拉点P1耦接，第一极与第二电压端V2耦接，第二极与第三晶体管M3的控制极耦接。第二晶体管M2的控制极和第一极与第三电压端V3耦接，第二极与第三晶体管M3的第一极耦接。第三晶体管M3的第二极与上拉点P1耦接。该结构中，上拉点P1和第三电压端V3之间设置两个晶体管，能够减少上拉点P1和第三电压端V3之间的电压的相互影响，提高电路的可靠性。

在图4和图5的结构中，第三电压端V3处的电压需要始终有效，因此，第三电压端V3也可以与第二电压端V2耦接以减少线路，这可以提高可靠性和降低成本，并且适用于电源数量较少的栅极驱动电路。

图6是图1中所示的输入模块1的另一个结构示意图。如图5所示，输入模块1包括：第十二晶体管M12。第十二晶体管M12的控制极和第一极与输入信号端IP耦接，第二极与上拉点P1耦接。在第十二晶体管M12导通需要的有效电压和第二电压端V2处可以提供的有效电压相同(例如，具有相同的幅值范围)时，第十二晶体管M12的控制极和第一极可以与输入信号端IP耦接以减少线路。

图7是图1所示的时钟信号传输电路的驱动方法的示意性的流程图。图8是与图7对应的时钟信号传输电路的时序图。以下，结合图2、图7和图8对于时钟信号传输电路的工作过程做详细的描述，并且，以图2中的晶体管均为N型为例进行说明。

如图8所示，第一电压端V1被连接到提供低电压的电压源，第二电压端V2被连接到提供高电压的电压源，第三、第四电压端V4被连接到成对的、电压交替变换的电压源。时钟信号端CLK1、CLK2被连接到对应的时钟信号源。图中，T1示出了消隐(blanking)阶段，第三、第四电压端V4的电压在该阶段变换。T2示出了输入信号端IP的有效电压持续的时间。

如图7所示，时钟信号传输电路的驱动方法开始于步骤S701，复位阶段。在复位阶段，向复位信号端RST施加有效电压，向输入信号端IP施加无效电压，使得上拉点P1处的电压无效，以使得上拉模块2将时钟信号端CLK与输出信号端OP解耦，并且下拉模块5将第一电压端V1耦接到输出信号端OP，输出信号端OP输出无效电压。步骤S701可以在任一个消隐(blanking)阶段T1中进行，以更好的配合画面显示的时序。对于复位信号端RST处的有效电压持续的时间也没有限定，可以使得复位信号端RST处的有效电压持续至栅极驱动电路所使用的扫描启动信号STV有效的时刻，这可以使得在栅极驱动电路中的移位寄存器单元开始工作前都不会接收到时钟信号。

同时参照图2和图8，具体而言，复位信号端RST处的高电压使得第六晶体管M6、第七晶体管M7导通，上拉点P1通过第六晶体管M6与第一电压端V1耦接，第一晶体管M1的第二极P3通过第七晶体管M7与第一电压端V1耦接。第一电压端V1处的低电压被施加到上拉点P1以及第一晶体管M1的第二极P3。上拉点P1处的低电压使得第一晶体管M1截止，第一晶体管M1的第二极P3处的低电压使得第三晶体管M3、第五晶体管M5截止，第二电压端V2、第三电压端V3、第四电压端V4均与上拉点P1断开，保持上拉点P1处的低电压。上拉点P1处的低电压使得第十三晶体管M13截止，时钟信号端CLK和输出信号端OP断开。上拉点P1处的低电压使得第十晶体管M10截止，下拉点P2和第一电压端V1断开。第二电压端V2处的高电压使得第十一晶体管M11导通，下拉点P2通过第十一晶体管M11和第二电压端V2耦接。第二电压端V2处的高电压被施加到下拉点P2。下拉点P2处的高电压使得第八晶体管M8、第九晶体管M9导通，第一晶体管M1的第二极P3进一步通过第八晶体管M8与第一电压端V1耦接。输出信号端OP通过第九晶体管M9与第一电压端V1耦接。第一电压端V1处的低电压被施加到输出信号端OP，输出信号端OP输出低电压。

在复位阶段，将上拉点P1与第一电压端V1耦接，可以防止上拉点P1处的电压的异常波动，进而有效防止上拉模块2中的第十三晶体管M13的异常开启。

然后，进入步骤S702，时钟信号传输阶段。在时钟信号传输阶段，向输入信号端IP施加有效电压，向复位信号端RST施加无效电压，使得上拉点P1处的电压有效，以使得上拉模块2将时钟信号端CLK耦接到输出信号端OP，输出信号端OP输出来自时钟信号端CLK的时钟信号；由上拉保持模块6保持上拉点P1的有效电压。

同时参照图2和图8，具体而言，输入信号端IP处的高电压使得第十二晶体管M12导通，上拉点P1通过第十二晶体管M12与输入信号端IP耦接，输入信号端IP处的高电压被施加到上拉点P1。

上拉点P1处的高电压使得第一晶体管M1导通，第二电压端V2处的高电压被施加到第一晶体管M1的第二极P3，使得第三晶体管M3、第五晶体管M5导通。在第三电压端V3处的电压为高时，第二晶体管M2导通，上拉点P1通过第二晶体管M2、第三晶体管M3与第三电压端V3耦接，保持上拉点P1的高电压。在第四电压端V4处的电压为高时，第四晶体管M4导通，上拉点P1通过第四晶体管M4、第五晶体管M5与第四电压端V4耦接，保持上拉点P1的高电压。由于在任一时刻，第三、第四电压端V4处的电压中的一个是高电压，所以上拉点P1的高电压能够被很好的保持。

上拉点P1处的高电压使得第十三晶体管M13导通，输出信号端OP通过第十三晶体管M13与时钟信号端CLK耦接，输出信号端OP输出时钟信号。

此外，上拉点P1处的高电压使得第十晶体管M10导通，下拉点P2通过第十晶体管M10与第一电压端V1耦接，并且通过第十一晶体管M11与第二电压端V2耦接。如上所说明的，可以设置为第十晶体管M10的导电能力强于第十一晶体管M11，使得下拉点P2处的电压为第一电压端V1处的低电压。下拉点P2处的低电压使得第八晶体管M8、第九晶体管M9截止，断开第一晶体管M1的第二极P3、输出信号端OP与第一电压端V1，防止第一电压端V1的低电压对于上拉点P1处的电压、输出信号端OP处的电压的影响。

在时钟信号传输阶段，将上拉点P1与第三电压端V3或者第四电压端V4稳定地耦接，保证时钟信号的传输。

在本发明的实施例中，第一、第二、第三、第四电压端连接到的电压源均可以是已有的栅极驱动电路所使用的电压源，这可以减少线路。此外，本发明的实施例也没有限定输入信号端IP、复位信号端RST所连接的信号源，只要符合上述的时序即可。

例如，图8还示出了栅极驱动电路所使用的扫描启动信号STV的波形，在输入信号端IP，也可以复用该信号。在扫描启动信号STV具有高电压时，第十二晶体管M12导通，使得上拉点P1处的电压为高电压。在扫描启动信号STV具有低电压时，第十二晶体管M12截止，断开上拉点P1和输入信号端IP的连接。

进一步的，在复用扫描启动信号STV时，如图6所示，可以使得第十二晶体管M12的控制极与输入信号端IP耦接，而第一极与第二电压端V2耦接，可以防止上拉点P1的电压对于扫描启动信号STV的潜在影响。

对于复位信号端RST而言，如果现有的栅极驱动电路中使用了在移位寄存器开始工作前，对于所有移位寄存器单元进行一次复位的信号RTA，在复位信号端RST，也可以复用该信号。

图9是本发明的实施例提供的栅极驱动电路的结构示意图。如图9所示，栅极驱动电路包括上述的时钟信号传输电路以及多个级联的移位寄存器单元。栅极驱动电路的时钟信号源与时钟信号传输电路的时钟信号端CLK耦接，时钟信号传输电路的输出信号端OP与移位寄存器单元耦接。

在栅极驱动电路中，时钟信号传输电路能够在显示装置显示画面之前，断开时钟信号源与栅极驱动电路中的各个单元之间的耦接，防止时钟信号线上的不期望的高电压造成的栅极驱动电路的误动作。

此外，本发明的实施例还提供了一种显示装置，包括上述的栅极驱动电路。显示装置可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

根据本发明的实施例的显示装置，能够在显示画面之前，断开时钟信号源与栅极驱动电路中的各个单元之间的耦接，防止时钟信号线上的不期望的高电压造成的栅极驱动电路的误动作。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。