本发明涉及显示技术领域，特别涉及一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。
背景技术：
显示装置在显示图像时，需要利用移位寄存器(即栅极驱动电路)对像素单元进行扫描，移位寄存器包括多个级联的移位寄存器单元，每个移位寄存器单元对应一行像素单元，由该多个级联的移位寄存器单元实现对显示装置中各行像素单元的逐行扫描驱动，以显示图像。
相关技术中有一种移位寄存器单元，该移位寄存器单元主要包括输入模块、输出模块和下拉模块。其中，输入模块用于将上一行移位寄存器单元输出端的电压输入至该移位寄存器单元，将该移位寄存器单中上拉节点的电平上拉至高电平，输出模块用于在上拉节点的控制下，向输出端输出驱动信号，下拉模块用于在时钟信号的控制下，将上拉节点和输出端的电平下拉至低电平，从而实现对该上拉节点和输出端的降噪。
但是，由于下拉模块是由时钟信号控制的，当该时钟信号处于低电平时，该下拉模块中的晶体管无法有效开启，此时该下拉模块无法将上拉节点和输出端的电平有效下拉至低电平，该下拉模块的降噪性能较差。
技术实现要素：
为了解决相关技术中移位寄存器单元的下拉模块降噪性能较差的问题，本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。所述技术方案如下：
第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：
输入模块、上拉模块和n个下拉模块，所述n为正整数；
所述输入模块分别与第一输入端、第二输入端、第一电源信号端、第二电源信号端和上拉节点连接，用于在来自所述第一输入端的第一输入信号、来自所述第二输入端的第二输入信号、来自所述第一电源信号端的第一电源信号和来自所述第二电源信号端的第二电源信号的控制下，控制所述上拉节点的电位；
所述上拉模块分别与所述上拉节点、时钟信号端和输出端连接，用于在所述上拉节点的控制下，向所述输出端输出来自所述时钟信号端的时钟信号；
所述n个下拉模块中的第i个下拉模块分别与n个控制信号端中的第i个控制信号端、第三电源信号端、所述上拉节点和所述输出端连接，所述第i个下拉模块用于在来自所述第i个控制信号端的第i控制信号的控制下，分别向所述上拉节点和所述输出端输出来自所述第三电源信号端的第三电源信号，所述i为小于或等于n的正整数。
可选的，所述第i个下拉模块，包括：控制子模块和下拉子模块；
所述控制子模块分别与所述第i个控制信号端、所述上拉节点、所述第三电源信号端和第i个下拉节点连接，用于在所述上拉节点、所述第i控制信号和所述第三电源信号的控制下，控制所述第i个下拉节点的电位；
所述下拉子模块分别与所述第i个下拉节点、所述第三电源信号端、所述上拉节点和所述输出端连接，用于在所述第i个下拉节点的控制下，分别向所述上拉节点和所述输出端输出所述第三电源信号。
可选的，所述控制子模块包括：第一晶体管和第一电容器；
所述第一晶体管的栅极与所述上拉节点连接，第一极与所述第三电源信号端连接，第二极与所述第i个下拉节点连接；
所述第一电容器的一端与所述第i控制信号端连接，另一端与所述第i个下拉节点连接。
可选的，所述下拉子模块包括：第二晶体管和第三晶体管；
所述第二晶体管的栅极与所述第i个下拉节点连接，第一极与所述第三电源信号端连接，第二极与所述上拉节点连接；
所述第三晶体管的栅极与所述第i个下拉节点连接，第一极与所述第三电源信号端连接，第二极与所述输出端连接。
可选的，所述输入模块包括：第四晶体管和第五晶体管；
所述第四晶体管的栅极与所述第一输入端连接，第一极与所述第一电源信号端连接，第二极与所述上拉节点连接；
所述第五晶体管的栅极与所述第二输入端连接，第一极与所述第二电源信号端连接，第二极与所述上拉节点连接。
可选的，所述上拉模块包括：第六晶体管和第二电容器；
所述第六晶体管的栅极与所述上拉节点连接，第一极与所述时钟信号端连接，第二极与所述输出端连接；
所述第二电容器的一端与所述上拉节点连接，另一端与所述输出端连接。
可选的，所述移位寄存器单元包括：两个下拉模块；
所述两个下拉模块中的第一下拉模块分别与第一控制信号端、第三电源信号端、所述上拉节点和所述输出端连接；
所述两个下拉模块中的第二下拉模块分别与第二控制信号端、第三电源信号端、所述上拉节点和所述输出端连接。
可选的，所述第一控制信号端输出的第一控制信号与所述第二控制信号端输出的第二控制信号的频率相同，相位相反；
所述两个下拉模块用于在所述第一控制信号和所述第二控制信号作用下，交替对所述上拉节点和所述输出端进行降噪。
可选的，所述晶体管均为n型晶体管。
第二方面，提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元包括：输入模块、上拉模块和n个下拉模块，所述n为正整数；
所述方法包括：输入阶段、输出阶段、复位阶段和n个下拉阶段；
所述输入阶段中，第一输入端输出的第一输入信号为第一电位，时钟信号端输出的时钟信号为第二电位，所述输入模块控制上拉节点的电位为第一电位，所述输出模块在所述上拉节点的控制下，向输出端输出处于第二电位的时钟信号；
所述输出阶段中，所述时钟信号端输出的时钟信号为第一电位，所述上拉节点保持第一电位，所述输出模块在所述上拉节点的控制下，向所述输出端输出处于第一电位的时钟信号；
所述复位阶段中，第二输入端输出的第二输入信号为第一电位，所述输入模块控制所述上拉节点的电位为第二电位，所述输出模块在所述上拉节点的控制下，停止向所述输出端输出所述时钟信号；
所述n个下拉阶段的第i个下拉阶段中，n个控制信号端中第i个控制信号端输出的第i控制信号为第一电位，所述n个下拉模块中的第i个下拉模块分别向所述上拉节点和所述输出端输出来自第三电源信号端的第三电源信号，所述第三电源信号处于第二电位，所述i为小于等于n的正整数。
可选的，所述第i个下拉模块，包括：控制子模块和下拉子模块；
所述第i个下拉阶段中，所述第i控制信号为第一电位，所述控制子模块在所述第i控制信号的控制下，控制第i个下拉节点的电位为第一电位，所述下拉子模块在所述第i个下拉节点的控制下，分别向所述上拉节点和所述输出端输出所述第三电源信号。
可选的，所述控制子模块包括：第一晶体管和第一电容器；所述下拉子模块包括：第二晶体管和第三晶体管；
所述第i个下拉阶段中，所述第i控制信号为第一电位，所述第一电容器控制所述第i个下拉节点的电位为第一电位，所述第二晶体管和所述第三晶体管开启，所述第三电源信号端通过所述第二晶体管向所述上拉节点输出所述第三电源信号，并通过所述第三晶体管向所述输出端输出所述第三电源信号。
可选的，所述晶体管均为n型晶体管，所述第一电位相对于所述第二电位为高电位。
可选的，所述移位寄存器单元包括：两个下拉模块和两个控制信号端；
所述两个控制信号端输出的控制信号的频率相同，相位相反。
第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：
至少两个级联的如第一方面所述的移位寄存器单元。
第四方面，提供了一种显示装置，所述显示装置包括：如第三方面所述的栅极驱动电路。
本发明提供的技术方案带来的有益效果是：
本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元中包括n个下拉模块，该n个下拉模块中的每个下拉模块是由相应的控制信号端进行控制的，因此可以通过调整各个控制信号端输出的控制信号的时序，对该n个下拉模块进行灵活控制，保证下拉模块的降噪性能。此外，由于用于控制各个模块的信号端相互独立，使得各个模块的结构便于调整，提高了该移位寄存器单元的使用灵活性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图；
图2是本发明实施例提供的一种下拉模块的结构示意图；
图3是本发明实施例提供的另一种下拉模块的结构示意图；
图4是本发明实施例提供的另一种移位寄存器单元的结构示意图；
图5是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；
图6是本发明实施例提供的一种移位寄存器单元驱动过程的时序图；
图7是本发明实施例提供的一种栅极驱动电路的结构示意图；
图8-1是本发明实施例提供的一种各时钟信号的波形图；
图8-2是本发明实施例提供的另一种各时钟信号的波形图；
图8-3是本发明实施例提供的又一种各时钟信号的波形图；
图9-1是本发明实施例提供的一种各控制信号的波形图；
图9-2是本发明实施例提供的另一种各控制信号的波形图；
图9-3是本发明实施例提供的又一种各控制信号的波形图；
图9-4是本发明实施例提供的再一种各控制信号的波形图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括p型开关晶体管和n型开关晶体管中的任一种，其中，p型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，n型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图，如图1所示，该移位寄存器单元可以包括：输入模块10、上拉模块20和n个下拉模块30，该n为正整数。
该输入模块10分别与第一输入端in1、第二输入端in2、第一电源信号端cn、第二电源信号端cnb和上拉节点pu连接，用于在来自该第一输入端in1的第一输入信号、来自该第二输入端in2的第二输入信号、来自该第一电源信号端cn的第一电源信号和来自该第二电源信号端cnb的第二电源信号的控制下，控制该上拉节点pu的电位。
该上拉模块20分别与该上拉节点pu、时钟信号端ck和输出端out连接，用于在该上拉节点pu的控制下，向该输出端out输出来自该时钟信号端ck的时钟信号。
该n个下拉模块30中的第i个下拉模块分别与n个控制信号端中的第i个控制信号端cti、第三电源信号端vss、该上拉节点pu和该输出端out连接，该第i个下拉模块用于在来自该第i个控制信号端cti的第i控制信号的控制下，分别向该上拉节点pu和该输出端out输出来自该第三电源信号端vss的第三电源信号，该i为小于或等于n的正整数。
示例的，图1所示的移位寄存器单元中包括两个下拉模块31和32，其中下拉模块31与第一控制信号端ct1连接，用于在来自该第一控制信号端ct1的第一控制信号的控制下，对上拉节点pu和输出端out进行降噪；下拉模块32与第二控制信号端ct2连接，用于在来自该第二控制信号端ct2的第二控制信号的控制下，对上拉节点pu和输出端out进行降噪。
综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元中包括n个下拉模块，该n个下拉模块中的每个下拉模块是由相应的控制信号端进行控制的，因此可以通过调整各个控制信号端输出的控制信号的时序，对该n个下拉模块进行灵活控制，保证各个下拉模块的降噪性能。此外，由于用于控制各个模块的信号端相互独立，使得各个模块的结构便于调整，提高了该移位寄存器单元的使用灵活性。
图2是本发明实施例提供的一种下拉模块的结构示意图，参考图2，该第i个下拉模块30可以包括：控制子模块301和下拉子模块302。
该控制子模块301分别与该第i个控制信号端cti、该上拉节点pu、该第三电源信号端vss和第i个下拉节点pdi连接，用于在该上拉节点pu、该第i控制信号和该第三电源信号的控制下，控制该第i个下拉节点pdi的电位。
该下拉子模块302分别与该第i个下拉节点pdi、该第三电源信号端vss、该上拉节点pu和该输出端out连接，用于在该第i个下拉节点pdi的控制下，分别向上拉节点pu和输出端out输出处于第二电位的第三电源信号，从而对该上拉节点pu和输出端out进行降噪。
进一步的，如图3所示，该控制子模块301具体可以包括：第一晶体管m1和第一电容器c1。
该第一晶体管m1的栅极与该上拉节点pu连接，第一极与该第三电源信号端vss连接，第二极与该第i个下拉节点pdi连接；该第一电容器c1的一端与该第i控制信号端cti连接，另一端与该第i个下拉节点pdi连接。
可选的，参考图3，该下拉子模块302具体可以包括：第二晶体管m2和第三晶体管m3。
该第二晶体管m2的栅极与该第i个下拉节点pdi连接，第一极与该第三电源信号端vss连接，第二极与该上拉节点pu连接；该第三晶体管m3的栅极与该第i个下拉节点pdi连接，第一极与该第三电源信号端vss连接，第二极与该输出端out连接。
图4是本发明实施例提供的另一种移位寄存器单元的结构示意图，如图4所示，该输入模块10可以包括：第四晶体管m4和第五晶体管m5。
该第四晶体管m4的栅极与该第一输入端in1连接，第一极与该第一电源信号端cn连接，第二极与该上拉节点pu连接；该第五晶体管m5的栅极与该第二输入端in2连接，第一极与该第二电源信号端cnb连接，第二极与该上拉节点pu连接。
进一步的，如图4所示，该上拉模块20可以包括：第六晶体管m6和第二电容器c2。
该第六晶体管m6的栅极与该上拉节点pu连接，第一极与该时钟信号端ck连接，第二极与该输出端out连接；该第二电容器c2的一端与该上拉节点pu连接，另一端与该输出端out连接。
在本发明实施例一种可选的实现方式中，如图1和图4所示，该移位寄存器单元中可以包括两个下拉模块：第一下拉模块31和第二下拉模块32。
该两个下拉模块中的第一下拉模块31分别与第一控制信号端ct1、第三电源信号端vss、该上拉节点pu和该输出端out连接。该第一下拉模块31可以在第一控制信号端ct1输出的第一控制信号为第一电位时，处于工作状态，对该上拉节点pu和该输出端out进行降噪。
该第二下拉模块32分别与第二控制信号端ct2、第三电源信号端vss、该上拉节点pu和该输出端out连接。该第二下拉模块32可以在第二控制信号端ct2输出的第二控制信号为第一电位时，处于工作状态，对该上拉节点pu和该输出端out进行降噪。
其中，该第一控制信号端ct1输出的第一控制信号与该第二控制信号端ct2输出的第二控制信号的频率相同，相位相反。由此，可以使得该两个下拉模块在该两个控制信号的控制下交替工作，避免一个下拉模块长时间工作导致其内部的晶体管由于长时间开启而出现阈值电压vth漂移的现象，以保证每个下拉模块的可靠性。
综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元中包括n个下拉模块，该n个下拉模块中的每个下拉模块是由相应的控制信号端进行控制的，因此可以通过调整各个控制信号端输出的控制信号的时序，对该n个下拉模块进行灵活控制，保证下拉模块的降噪性能。并且该n个下拉模块可以交替工作，从而可以减少每个下拉模块中晶体管的开启时长，提高了下拉模块的可靠性。此外，由于用于控制各个模块的信号端相互独立，例如，第i个控制信号端控制第i个下拉模块，时钟信号端控制上拉模块，第一电源信号端cn和第二电源信号端cnb控制输入模块，该各个信号端的时序均可以独立调整，从而使得各个模块的结构便于调整，该移位寄存器单元在电路应用中的限制较少，使用灵活性较高。
图5是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图，参考图1和图4，该移位寄存器单元可以包括：输入模块10、上拉模块20和n个下拉模块30，该n为正整数；该驱动方法可以包括：输入阶段、输出阶段、复位阶段和n个下拉阶段，具体的，如图5所示，该方法可以包括：
步骤401、输入阶段中，第一输入端in1输出的第一输入信号为第一电位，时钟信号端ck输出的时钟信号为第二电位，该输入模块控制上拉节点pu的电位为第一电位，输出模块在该上拉节点pu的控制下，向该输出端out输出处于第二电位的时钟信号。
步骤402、输出阶段中，该时钟信号端ck输出的时钟信号为第一电位，该上拉节点pu保持第一电位，该输出模块在该上拉节点pu的控制下，向该输出端out输出处于第一电位的时钟信号。
步骤403、复位阶段中，第二输入端in2输出的第二输入信号为第一电位，该输入模块10控制该上拉节点pu的电位为第二电位，输出模块在该上拉节点pu的控制下，停止向该输出端out输出时钟信号。
步骤404、n个下拉阶段的第i个下拉阶段中，n个控制信号端中第i个控制信号端输出的第i控制信号为第一电位，该n个下拉模块中的第i个下拉模块分别向该上拉节点pu和该输出端out输出来自第三电源信号端vss的第三电源信号，该第三电源信号处于第二电位，该i为小于等于n的正整数。
综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法，该驱动方法中包括n个下拉阶段，该n个下拉阶段中的每个下拉阶段中，可以由控制信号端对相应的下拉模块进行控制，以对上拉节点和输出端进行降噪。因此，本发明实施例提供的驱动方法可以通过控制各个控制信号端的时序，实现对上拉节点和输出端的循环降噪，有效改善了该移位寄存器单元的降噪性能。
可选的，如图2所示，该移位寄存器单元中的第i个下拉模块可以包括：控制子模块301和下拉子模块302。
相应的，在上述步骤404所示的第i个下拉阶段中，该第i控制信号为第一电位，该第i个下拉模块中的控制子模块301在该第i控制信号的控制下，可以控制第i个下拉节点pdi的电位为第一电位，该第i个下拉模块中的下拉子模块302在该第i个下拉节点pdi的控制下，可以分别向上拉节点pu和输出端out输出该第三电源信号。
参考图3，控制子模块301具体可以包括：第一晶体管m1和第一电容器c1；下拉子模块302具体可以包括：第二晶体管m2和第三晶体管m3。
因此，在该第i个下拉阶段中，该第i控制信号为第一电位，第i个下拉模块中的第一电容器c1可以控制该第i个下拉节点pdi的电位为第一电位，该第二晶体管m2和该第三晶体管m3开启，该第三电源信号端vss通过该第二晶体管m2向该上拉节点pu输出该第三电源信号，并通过该第三晶体管m3向该输出端out输出该第三电源信号，由此即可实现对移位寄存器单元中上拉节点pu和输出端out的降噪。
进一步的，以图4所示的移位寄存器单元为例，详细对本发明实施例提供的移位寄存器单元的驱动方法进行介绍。图6是本发明实施例提供的一种移位寄存器单元驱动过程的时序图。
如图6所示，在输入阶段t1中，第一输入端in1输出的第一输入信号为第一电位，该输入模块10中的第四晶体管m4开启，第一输入端in1向上拉节点pu输出处于第一电位的第一输入信号。此时，该上拉模块20中的第六晶体管m6开启，时钟信号端ck向输出端out输出处于第二电位的时钟信号。
同时，由于该上拉节点pu为第一电位，该第一下拉模块31中的第一晶体管m1以及第二下拉模块32中的第一晶体管m1'开启。此时，对于第一下拉模块31，由于该第一控制信号端ct1输出的第一控制信号处于第二电位，因此，在该第一电容器c1和该第三电源信号的控制下，第一下拉节点pd1处于第二电位，第一下拉模块31中的第二晶体管m2和第三晶体管m3关断；对于第二下拉模块32，虽然该第二控制信号端ct2输出的第二控制信号处于第一电位，但由于该第三电源信号端vss通过第一晶体管m1'可以向第二下拉节点pd2输出处于第二电位的第三电源信号，故此时该第二下拉节点pd2为第二电位，该第二下拉模块32中的第二晶体管m2'和第三晶体管m3'也处于关断状态。
在输出阶段t2中，第一输入端in1和第二输入端in2输出的信号均处于第二电位，第四晶体管m4和第五晶体管m5关断；时钟信号端ck输出的时钟信号为第一电位，该上拉节点pu由于自举效应，其电位被进一步拉高，此时第六晶体管m6保持开启状态，时钟信号端ck可以向输出端out输出处于第一电位的时钟信号，以对显示装置中的像素单元进行驱动。
同时，该第一控制信号端ct1输出的第一控制信号处于第一电位，该第一下拉模块31中的第一晶体管m1在上拉节点pu的控制下开启，控制该第一下拉节点pd1的电位为第二电位，该第一下拉模块31中的第二晶体管m2和第三晶体管m3关断；该第二控制信号端ct2输出的第二控制信号处于第二电位，该第二下拉模块32中的第一晶体管m1'在上拉节点pu的控制下开启，控制该第二下拉节点pd2的电位为第二电位，此时该第二下拉模块32中的第二晶体管m2'和第三晶体管m3'也处于关断状态。
在复位阶段t3中，第二输入端in2输出的第二输入信号为第一电位，第二电源信号端cnb输出的第二电源信号处于第二电位，第五晶体管m5开启，并向该上拉节点pu输出该第二电源信号。此时该上拉节点pu被复位，第六晶体管m6关断，输出模块停止向输出端out输出时钟信号，故此时输出端的电位为第二电位。
同时，由于此时该第一控制信号端ct1输出的第一控制信号为第一电位，该上拉节点pu为第二电位，第一下拉模块31中的第一晶体管m1关断，使得在该第一电容器c1的作用下，第一下拉节点pd1的电位被上拉至第一电位。此时，第一下拉模块31中的第二晶体管m2和第三晶体管m3开启，对上拉节点pu和输出端out进行降噪。也即是，在该复位阶段t3中，该第一下拉模块31也处于工作状态，即该第一下拉阶段可以与该复位阶段t3同时执行。
在第二下拉阶段t4中，第一输入端in1和第二输入端in2输出的信号均处于第二电位，该第四晶体管m4和第五晶体管m5关断；第二控制信号端ct2输出的第二控制信号处于第一电位，第二下拉模块32中的第一电容器c1'控制第二下拉节点pd2为第一电位，第二下拉模块32中的第二晶体管m2'和第三晶体管m3'开启，对上拉节点pu和输出端out进行降噪。
进一步的，如图6所示，在第二下拉阶段t4之后，该第一控制信号端ct1输出处于第一电位的第一控制信号，该移位寄存器单元可以再次执行第一下拉阶段t5，该第一下拉模块31对上拉节点pu和输出端out进行降噪。之后，该移位寄存器单元可以重复该第二下拉阶段t4和第一下拉阶段t5，以便对该上拉节点pu和输出端out进行循环降噪，直至该第一输入端in1输出的第一输入信号为第一电位。
从图6中可以看出，该两个控制信号端ct1和ct2输出的控制信号的频率相同，相位相反，使得该两个下拉模块31和32可以交替工作。且该两个控制信号端ct1和ct2输出的控制信号的频率和相位均与该移位寄存器单元中的时钟信号端ck输出的时钟信号无关，以保证可以对每个下拉模块进行独立控制，提高该移位寄存器单元的使用灵活性。
本发明实施例提供了一种栅极驱动电路，参考图7，该栅极驱动电路可以包括至少两个级联的移位寄存器单元00，其中每个移位寄存器单元00可以为如图1或图4所示的移位寄存器单元。
从图7中可以看出，每个移位寄存器单元中的第一输入端in1可以与上一级移位寄存器单元的输出端out连接，每个移位寄存器单元的第二输入端in2可以与下一级移位寄存器单元的输出端out连接，且该栅极驱动电路中的第一级移位寄存器单元的第一输入端in1与帧开启信号端stv连接。通过对该第一输出端in1、第二输入端in2、该第一电源信号端cn和第二电源信号端cnb的控制，可以使得该栅极驱动电路中的各个移位寄存器单元实现对显示装置的正反双向扫描。
例如，当控制第一级移位寄存器单元的第一输入端in1(即帧开启信号端stv)先输出第一电位的信号，并控制第一电源信号端cn输出处于第一电位的第一电源信号，控制第二电源信号端cnb输出处于第二电位的第二电源信号，可以使得该栅极驱动电路中的各个移位寄存器单元从第一级移位寄存器单元开始依次启动，由此可以实现对显示装置的正向扫描。当控制最后一级移位寄存器单元的第一输入端in1先输出第一电位的信号，并控制第一电源信号端cn输出处于第二电位的第一电源信号，控制第二电源信号端cnb输出处于第一电位的第二电源信号，可以使得该栅极驱动电路中的各个移位寄存器单元从最后一级移位寄存器单元开始依次启动，由此可以实现对显示装置的反向扫描。
在本发明实施例中，参考图7，该栅极驱动电路中可以包括两个时钟信号端ck和ckb(也称为两相时钟)，该两个时钟信号端ck和ckb输出的时钟信号的波形可以如图8-1所示，即两个时钟信号的频率相同，相位相反。
此外，在本发明实施例中，该栅极驱动电路中还可以采用三相时钟(即三个时钟信号端)或者四相时钟(即四个时钟信号端)等多相时钟。当采用三相时钟时，该栅极驱动电路中的三个时钟信号端ck1、ck2和ck3的波形可以如图8-2所示，当采用四相时钟时，该栅极驱动电路中的四个时钟信号端ck1、ck2、ck3和ck4的波形可以如图8-3所示。
可选的，在本发明实施例中，该n个控制信号端中每个控制信号端输出的控制信号的频率、脉冲宽度(即每个周期内第一电位的持续时长)和周期都是可以根据情况进行调整的，且每个控制信号的频率、脉冲宽度和周期都与时钟信号无关。例如，每个控制信号的脉冲宽度可以为任一时钟信号的脉冲宽度的n倍，其中，n为大于0的数。示例的，假设该栅极驱动电路中设置有两个控制信号端ct1和ct2，则参考图9-1，每个控制信号端输出的控制信号的脉冲宽度可以与时钟信号的脉冲宽度相等，或者如图9-2所示，每个控制信号端输出的控制信号的脉冲宽度可以为时钟信号的脉冲宽度的两倍。
此外，各个控制信号的占空比也不限制为50％，即每个控制信号的占空比可以根据情况进行调整。例如图9-3所示，第一控制信号端ct1和第二控制信号端ct2输出的控制信号的占空比不同，且均不为50％。
需要说明的是，为降低每个下拉模块中晶体管的开启时间，参考图9-1至图9-3，该两个控制信号端输出的控制信号的波形可以互补，即两个控制信号的频率相同，相位相反。此时每个移位寄存器单元中的两个下拉模块可以交替工作，能够在保证降噪性能的前提下，尽量降低每个下拉模块的工作时长。
当然，参考图9-4，该两个控制信号端输出的控制信号的脉冲宽度也可以有重叠，例如图9-4所示的波形图中存在重叠阶段t，在该重叠阶段t中，该两个控制信号均处于第一电位，此时每个移位寄存器单元中的两个下拉模块均处于工作状态。也即是，该移位寄存器单元的驱动过程中，n个下拉阶段中相邻两个下拉阶段可以有部分重叠。
需要说明的是，在对n个控制信号端输出的控制信号的时序进行调整时，需要保证该n个控制信号端输出的n个控制信号不能同时处于第二电位，以避免没有下拉模块对上拉节点pu和输出端out进行降噪，导致该上拉节点pu和输出端out出现噪声。
还需要说明的是，在上述实施例中，均是以各个晶体管为n型晶体管，且第一电位相对于该第二电位为高电位为例进行的说明。当然，该各个晶体管还可以采用p型晶体管，当该各个晶体管采用p型晶体管时，该第一电位相对于该第二电位可以为低电位，且该各个信号端的电位变化可以与图6所示的电位变化相反(即二者的相位差为180度)。
本发明实施例提供一种显示装置，该显示装置可以包括如图7所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、oled面板、amoled面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的栅极驱动电路、移位寄存器单元及各个模块的具体工作过程，可以参考方法实施例中的对应过程，在此不再赘述。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。