一种移位寄存器单元、栅极驱动装置和显示面板的制作方法

一种移位寄存器单元、栅极驱动装置和显示面板的制作方法
【专利摘要】本发明公开了一种移位寄存器单元、栅极驱动装置和显示面板，以解决移位寄存器单元信号失真的问题。所述移位寄存器单元包括：第一晶体管，栅极与第一时钟信号端连接，第一极为移位寄存器单元的输入端，第二极与电容的第一端连接，电容的第二端为移位寄存器单元的输出端；第二晶体管，栅极与第二时钟信号端连接，第一极与第一晶体管的第二极连接，第二极与第三晶体管的第一极连接；第三晶体管，栅极与第一或第二电平信号端连接，第二极与第五晶体管的栅极连接；第四晶体管，栅极与第一时钟信号端连接，第一极与第二电平信号端连接，第二极与电容的第二端连接；第五晶体管的第二极与第一电平信号端连接，第一极与电容的第二端连接。
【专利说明】一种移位寄存器单元、栅极驱动装置和显示面板
【技术领域】
[0001]本发明涉及液晶显示装置的栅极驱动【技术领域】，尤其涉及一种移位寄存器单元、栅极驱动装置和显示面板。
【背景技术】
[0002]在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动器(SourceDriver)、栅极驱动装置(Gate Driver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。
[0003]现有的栅极驱动装置通常由移位寄存器单元构成，由于现有工艺技术的限制，目前在玻璃基本上制作的移位寄存器单元采用金属氧化物半导体(Metal-oxidesemiconductor,M0S)管开关电路,其尺寸较大,较集成电路(Integrated circuit, IC)相比其集成度较低，且MOS管的性能较差，因此移位寄存器单元中的MOS管会存在漏电流、阈值损耗等现象，其中一些MOS管的漏电流会导致起输出作用的管子无法开启，从而使移位寄存器单元的输出一直为高电平，因此信号无法传递下去，导致栅极驱动装置工作异常。例如图1所示的3T1C电路，包括晶体管Ml1、晶体管M12和晶体管M13，以及电容C11，当与输入端IN的信号直接连接的晶体管M12的特性比较差时，晶体管M12的漏电流使得输出至晶体管M13栅极的电平无法达到开启晶体管M13的要求，就会导致与输出端OUT直接连接的晶体管M13无法开启，从而使输出端OUT的输出信号一直为高电平，不能输出期望的低电平，从而造成输出信号失真。

【发明内容】

[0004]本发明的目的是提供一种移位寄存器单元、栅极驱动装置和显示面板，以解决移位寄存器单元的信号失真的问题。
[0005]本发明的目的是通过以下技术方案实现的:
[0006]本发明实施例提供一种移位寄存器单元，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和电容:所述第一晶体管的栅极与第一时钟信号端电连接，其第一极作为所述移位寄存器单元的输入端，其第二极与所述电容的第一端电连接，所述电容的第二端为所述移位寄存器单元的输出端；
[0007]所述第二晶体管的栅极与第二时钟信号端电连接，其第一极与所述第一晶体管的第二极电连接，其第二极与所述第三晶体管的第一极电连接；
[0008]所述第三晶体管的栅极与第一电平信号端或第二电平信号端电连接，其第二极与所述第五晶体管的栅极电连接；
[0009]所述第四晶体管的栅极与第一时钟信号端电连接，其第一极与第二电平信号端电连接，其第二极与所述电容的第二端电连接；[0010]所述第五晶体管的第二极与所述第一电平信号端电连接，其第一极与所述电容的第二端电连接。
[0011]通过在输入端电连接的晶体管和输出端电连接晶体管之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号，可以有效降低与输入端电连接的晶体管所产生的漏电流的影响，以解决移位寄存器单元的信号失真的问题。
[0012]本发明实施例还提供了第一种栅极驱动装置，包括多个移位寄存器单元，所述多个所述移位寄存器单元级联，上一级所述移位寄存器单元的输出端与下一级所述移位寄存器单元的输入端电连接，第一级所述移位寄存器单元的输入端接入低电平有效的单稳态脉冲信号。
[0013]本发明实施例还提供了第二种栅极驱动装置，包括多个移位寄存器单元，所述多个所述移位寄存器单元级联，上一级所述移位寄存器单元的输出端与下一级所述移位寄存器单元的输入端电连接，第一级所述移位寄存器单元的输入端接入高电平有效的单稳态脉冲信号。
[0014]本发明实施例还提供了第三种栅极驱动装置，包括多个移位寄存器单元，所述多个所述移位寄存器单元级联，上一级所述移位寄存器单元的输出端经反相器与下一级所述移位寄存器单元的输入端电连接，第一级所述移位寄存器单元的输入端接入高电平有效的单稳态脉冲信号。
[0015]本发明实施例提供的栅极驱动装置，由于其移位寄存器单元中，通过在输入端电连接的晶体管和输出端电连接晶体管之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号，能够有效降低与输入端电连接的晶体管所产生的漏电流的影响，因此采用本发明提供的栅极驱动装置可以避免其移位寄存器单元的输出信号失真的问题。
[0016]本发明实施例还提供了一种显示面板，包括如上实施例提供的栅极驱动装置。
[0017]本发明实施例提供的显示面板，由于在构成其栅极驱动装置的移位寄存器单元中，通过在输入端电连接的晶体管和输出端电连接晶体管之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号，能够有效降低与输入端电连接的晶体管所产生的漏电流的影响，因此采用本发明提供的显示面板可以避免其移位寄存器单元的输出信号失真的问题。
【专利附图】

【附图说明】
[0018]图1为现有的移位寄存器单元的结构示意图；
[0019]图2为本发明实施例提供的第一种移位寄存器单元的结构示意图；
[0020]图3为图2所示移位寄存器单元中的工作时序图；
[0021]图4为本发明实施例提供的第二种移位寄存器单元的结构示意图；
[0022]图5为本发明实施例提供的第三种移位寄存器单元的结构示意图；
[0023]图6为图5所示移位寄存器单元的工作时序图；
[0024]图7为本发明实施例提供的第四种移位寄存器单元的结构示意图；
[0025]图8为本发明实施例提供的第五种移位寄存器单元的结构示意图；
[0026]图9为图8所示移位寄存器单元的工作时序图；
[0027]图10为本发明实施例提供的第六种移位寄存器单元的结构示意图；[0028]图11为本发明实施例提供的第一种栅极驱动装置的结构示意图；
[0029]图12为本发明实施例提供的第二种栅极驱动装置的结构示意图；
[0030]图13为本发明实施例提供的第三种栅极驱动装置的结构示意图。
【具体实施方式】
[0031]下面结合说明书附图对本发明实施例的实现过程进行详细说明。需要注意的是，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
[0032]实施例一，以各晶体管为PMOS晶体管例进行举例说明，如下:
[0033]参见图2，本发明实施例提供的第一种移位寄存器单元，包括:第一晶体管M1，其栅极与第一时钟信号端CKl电连接,其第一极作为移位寄存器单兀的输入端IN,其第二极与电容Cl的第一端电连接，电容Cl的第二端为移位寄存器单元的输出端OUT ；
[0034]第二晶体管M2的栅极与第二时钟信号端CK2电连接,其第一极与第一晶体管Ml的第二极电连接，其第二极与第三晶体管M3的第一极电连接；
[0035]第三晶体管M3的栅极与第一电平信号端Vl电连接，其第二极与第五晶体管M5的栅极电连接；
[0036]第四晶体管M4的栅极与第一时钟信号端CKl电连接,其第一极与第二电平信号端V2电连接，其第二极与电容Cl的第二端电连接；
[0037]第五晶体管M5的第二极与第一电平信号端Vl电连接，其第一极与电容Cl的第二端电连接。
[0038]本发明实施例中，在第一晶体管Ml和第五晶体管M5之间设置第二晶体管M2和第三晶体管M3，通过第二时钟信号端CK2接入的时钟信号控制第二晶体管M2的通断，有效降低第一晶体管Ml所产生的漏电流对第五晶体管M5的开启或关断状态的影响，以减少移位寄存器单元的输出信号的失真。
[0039]具体的，在本实施例中，第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5均为PMOS晶体管，因此,各PMOS晶体管的第一极为源极,第二极为漏极。
[0040]第一电平信号端Vl为低电平信号端，其输入信号为低电平信号，第二电平信号端V2为高电平信号端，其输入信号为高电平信号，移位寄存器单元的输入端IN接入低电平有效的单稳态脉冲信号，第一时钟信号端CKl接入第一时钟信号，第二时钟信号端CK2接入第二时钟信号，其中，所述第二时钟信号是所述第一时钟信号的反相信号。
[0041]为便于理解，下面对移位寄存器单元的工作细节做详细描述，请参考图3所示的移位寄存器单元的工作时序图。其中，图2所示移位寄存单元的输入端IN接入单稳态脉冲信号STV，该单稳态脉冲信号STV为低电平有效。第一时钟信号端CKl接入第一时钟信号CK，第二时钟信号端CK2接入第二时钟信号CKB，第一电平信号端Vl接入低电平信号VSS，第二电平信号端接入高电平信号VDD。输入端IN提供的单稳态脉冲信号STV的下降沿与第一时钟信号CK的下降沿和第二时钟信号CKB的上升沿对齐；单稳态脉冲信号STV的周期大于第一时钟信号CK和第二时钟信号CKB的周期，单稳态脉冲信号STV的有效脉冲的宽度为第一时钟信号CK或第二时钟信号CKB的1/2周期宽度。图2所示的移位寄存器单元以图3所示的工作时序工作时，tl、t2和t3各阶段有如下描述:
[0042]由于第三晶体管3的栅极接第一电平信号端Vl的输入的低电平信号VSS，因此第三晶体管M3为常开状态，可以等效为二极管，为便于描述，下文不再就任意时刻第三晶体管M3的状态做分析。
[0043]tl时间段:
[0044]输入端IN输入低电平信号，第一时钟信号端CKl输入低电平信号，即第一时钟信号CK在tl时间段为低电平信号；第二时钟信号端CK2输入高电平信号，第二时钟信号CKB在tl时间段为闻电平彳目号。
[0045]第一晶体管Ml和第四晶体管M4打开，第二晶体管M2和第五晶体管M5关断，输入端IN输入的低电平信号经第一晶体管Ml被写入节点NI点，节点NI点与电容Cl的第一端电连接，使得电容Cl充入低电平；第二电平信号端V2输入的高电平信号VDD经第四晶体管M4写入电容Cl的第二端，也即输出端OUT输出高电平信号。
[0046]t2时间段:
[0047]输入端IN输入高电平信号，第一时钟信号端CKl输入高电平信号，即第一时钟信号CK在t2时间段为高电平信号；第二时钟信号端CK2输入低电平信号，第二时钟信号CKB在t2时间段为低电平信号。
[0048]第一晶体管Ml和第四晶体管M4关断，第二晶体管M2打开，在电容Cl的存储效应的作用下，节点NI保持为低电平，低电平信号通过打开的第二晶体管M2提供给第五晶体管M5,使得第五晶体管M5打开，第一电平信号端Vl输入的低电平信号VSS将电容Cl第二端及输出端OUT处的电平拉至低电平，即输出端OUT输出低电平信号。同时，由于电容Cl的自举效应，节点NI的电平在电容Cl的作用下也被进一步下拉至更低，具体的:电容Cl为保持两端之间的电势差不变，在电容Cl第二端的电平(输出端OUT的电平)被拉低时，电容Cl的第一端的电平被拉至更低，连接于电容Cl的第一端的节点NI的电平同样被拉至更低。
[0049]t3时间段:
[0050]输入端IN输入高电平信号，第一时钟信号端CKl输入低电平信号，即第一时钟信号CK在t3时间段为低电平信号；第二时钟信号端CK2输入高电平信号，第二时钟信号CKB在t3时间段为闻电平彳目号。
[0051]第一晶体管Ml和第四晶体管M4打开，第二晶体管M2关断，输入端IN输入的高电平信号经第一晶体管Ml被写入节点NI点，第二电平信号端V2输入的高电平信号VDD经第四晶体管M4写入电容Cl的第二端，也即输出端OUT输出高电平信号，第五晶体管M5关断；
[0052]后面的时序，无论第一时钟信号端CK1、第二时钟信号端CK2输入的信号如何变化，在输入端IN的下一个低电平信号到来之前，节点NI将一直保持高电平，输出端OUT也将一直输出高电平信号。
[0053]因此，本发明实施例提供的移位寄存器单元，通过在输入端IN直接电连接的晶体管(本实例中为第一晶体管Ml)和输出端OUT直接电连接的晶体管(本实施例中为第五晶体管M5)之间设置一些晶体管及控制晶体管的第二时钟信号，有效降低了与输入端IN直接电连接的晶体管(在本实施例中为第一晶体管Ml)所产生的漏电流对移位寄存器单元的输出信号的影响，解决了移位寄存器单元的信号失真的问题。
[0054]进一步地，参见图4，本发明实施例提供的第二种移位寄存器单元，与图2所示的移位寄存器单元不同之处在于，移位寄存器单元还包括第六晶体管M6，第六晶体管M6为PMOS晶体管,第六晶体管M6的栅极与第一时钟信号端CKl电连接,其源极与第二电平信号端V2电连接，其漏极与第五晶体管M5的栅极电连。本实施例中，通过设置第六晶体管M6，使第五晶体管M5在需要保持关断时(例如tl时间段)，直接由第二电平信号端V2向第五晶体管M5提供高电平信号VDD，以保证移位寄存器单元的稳定性。以图3所示的工作时序工作时，tl、t2和t3各阶段有如下描述:
[0055]第三晶体管M3为常开状态，可以等效视为二极管。
[0056]tl时间段:
[0057]输入端IN输入低电平信号，第一时钟信号端CKl输入低电平信号，即第一时钟信号在tl时间段为低电平信号，第二时钟信号端CK2输入高电平信号，即第二时钟信号在tl时间段为闻电平/[目号。
[0058]第一晶体管Ml、第四晶体管M4和第六晶体管M6打开，第二晶体管M2和第五晶体管M5关断，输入端IN输入的低电平信号经第一晶体管Ml被写入节点NI点，节点NI点与电容Cl的第一端电连接，使得电容Cl充电，并将保持节点NI处的电平；第二电平信号端V2输入的高电平信号VDD经第四晶体管M4写入电容Cl的第二端，也即输出端OUT输出高电平信号；同时，第二电平信号端V2输入的高电平信号VDD经第六晶体管M6至节点N2，以保证此刻第五晶体管M5完全关断,从而使输出端OUT输出的信号更加稳定。
[0059]t2时间段:
[0060]输入端IN输入高电平信号，第一时钟信号端CKl输入高电平信号，即第一时钟信号在t2时间段为高电平信号，第二时钟信号端CK2输入低电平信号，即第二时钟信号在t2时间段为低电平信号。
[0061]第一晶体管Ml、第四晶体管M4和第六晶体管M6关断，第二晶体管M2打开，由于电容Cl的作用，节点NI处被保持的低电平提供给第五晶体管M5，使得第五晶体管M5打开，第一电平信号端Vl输入的低电平信号VSS将电容Cl第二端及输出端OUT处的电平拉至低电平，即输出端OUT输出低电平信号。同时，由于电容Cl的自举效应，节点NI的电平在电容Cl的作用下也被进一步下拉至更低，具体的:电容Cl为保持两端之间的电势差不变，在电容Cl第二端的电平(输出端OUT的电平)被拉低时，电容Cl的第一端的电平被拉至更低，连接于电容Cl的第一端的节点NI的电平同样被拉至更低。
[0062]t3时间段:
[0063]输入端IN输入高电平信号，第一时钟信号端CKl输入低电平信号，即第一时钟信号在t3时间段为低电平信号，第二时钟信号端CK2输入高电平信号，即第二时钟信号在t3时间段为闻电平/[目号。
[0064]第一晶体管Ml、第四晶体管M4和第六晶体管M6打开，第二晶体管M2关断，输入端IN输入的高电平信号经第一晶体管Ml被写入节点NI点，第二电平信号端V2输入的高电平信号VDD经第四晶体管M4写入电容Cl的第二端，也即输出端OUT输出高电平信号；第二电平信号端V2输入的高电平信号VDD再一次经第六晶体管M6至节点N2，以保证此刻第五晶体管M5完全关断。
[0065]在输入端IN的下一个低电平信号到来之前,节点NI将一直保持高电平,输出端OUT也一直输出高电平信号。[0066]通过在输入端IN直接电连接的晶体管(例如第一晶体管Ml)和输出端OUT直接电连接的晶体管(例如第五晶体管M5)之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号，有效降低与输入端IN直接电连接的晶体管所产生的漏电流对移位寄存器单元的输出信号的影响，以解决移位寄存器单元的信号失真的问题；进一步的，在第二电平信号端V2和输出端OUT直接电连接的晶体管(例如第五晶体管M5)之间设置另一辅助晶体管(例如第六晶体管M6)，该辅助晶体管在第一时钟信号端CKl输入的信号控制下，向与该输出端OUT直接电连接的晶体管的栅极提供高电平信号VDD，使完全关断与该输出端OUT直接电连接的晶体管，以使输出端OUT输出的信号更加稳定。
[0067]实施例二，提供如图5和图7所示的移位寄存器单元，与实施例一的图2和图4所示移位寄存器单元的元件结构相同，但图5和图7所示的移位寄存器单元中各晶体管为NMOS晶体管,各NMOS晶体管的第一极为源极,第二极为漏极。详细说明如下:
[0068]针对图5和图7所不的移位寄存器单兀，提供图6所不的工作时序图。参见图5,本实施例提供了第三种移位寄存器单元的结构示意图。移位寄存器单元的输入端IN接入单稳态脉冲信号STV，该单稳态脉冲信号STV为高电平有效；第一时钟信号端CKl接入第二时钟信号CKB，第二时钟信号端CK2接入第一时钟信号CK ;第一电平信号端Vl接入高电平信号VDD，第二电平信号端接入低电平信号VSS。输入端IN提供的单稳态脉冲信号STV的上升沿与第一时钟信号CK的下降沿和第二时钟信号CKB的上升沿对齐；单稳态脉冲信号STV的周期大于第一时钟信号CK和第二时钟信号CKB的周期，单稳态脉冲信号STV的有效脉冲的宽度为第一时钟信号CK或第二时钟信号CKB的1/2周期宽度。图5所示的移位寄存器单元以图6所示的工作时序工作时，tl、t2和t3各阶段有如下描述:
[0069]第三晶体管M3的栅极接入高电平信号VDD，因此为常开状态，可以视为二极管，能将其第一极的电平传到第五晶体管M5的栅极。
[0070]tl时间段:
[0071]输入端IN输入高电平信号，第一时钟信号端CKl输入高电平信号，即第二时钟信号CKB在tl时间段为高电平信号；第二时钟信号端CK2输入低电平信号，即第一时钟信号CK在tl时间段为低电平信号。
[0072]第一晶体管Ml和第四晶体管M4打开，第二晶体管M2和第五晶体管M5关断，输入端IN输入的高电平信号经第一晶体管Ml被写入节点NI点，节点NI点与电容Cl的第一端电连接，向电容Cl充电；第二电平信号端V2提供的低电平信号VSS经第四晶体管M4写入电容Cl的第二端，也即输出端OUT输出低电平信号。
[0073]t2时间段:
[0074]输入端IN输入低电平信号，第一时钟信号端CKl输入低电平信号，即第二时钟信号CKB在t2时间段为低电平信号；第二时钟信号端CK2输入高电平信号，即第一时钟信号CK在t2时间段为高电平信号。
[0075]第一晶体管Ml和第四晶体管M4关断，第二晶体管M2打开，由于电容Cl存储效应的作用，前一时刻电容Cl第一端充入的高电平通过节点NI和第二晶体管M2提供给第五晶体管M5的栅极，使得第五晶体管M5打开，第一电平信号端Vl的高电平信号VDD将电容Cl第二端及输出端OUT处的电平拉至高电平，即输出端OUT输出高电平信号。同时，由于电容Cl的自举效应，节点NI的电平在电容Cl的作用下被上拉，具体的:电容Cl为保持两端之间的电势差不变，在电容Cl第二端的电平(输出端OUT的电平)被拉至高电平，电容Cl第一端的电平也被拉高，即与电容Cl的第一端电连接的节点NI的电平被拉至更高。
[0076]t3时间段:
[0077]输入端IN输入低电平信号，第一时钟信号端CKl输入高电平信号，即第二时钟信号CKB在t3时间段为高电平信号；第二时钟信号端CK2输入低电平信号，即第一时钟信号CK在t3时间段为低电平信号。
[0078]第一晶体管Ml和第四晶体管M4打开，第二晶体管M2关断，输入端IN输入的低电平信号经第一晶体管Ml被写入节点NI点，第二电平信号端V2提供的低电平信号VSS经第四晶体管M4写入电容Cl的第二端，也即输出端OUT输出低电平信号。
[0079]后面的时序，无论第一时钟信号端CK1、第二时钟信号端CK2输入的信号如何变化，在输入端IN的下一个高电平信号到来之前，节点NI将一直保持低电平，输出端OUT也一直输出低电平信号。
[0080]通过在输入端IN直接电连接的晶体管(本实施例中为第一晶体管Ml)和与输出端OUT直接电连接的晶体管(本实施例中为第五晶体管M5)之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号端输入的时钟信号，有效降低与输入端IN直接电连接的晶体管所产生的漏电流对移位寄存器单元的输出信号的影响，以解决移位寄存器单元的信号失真的问题。
[0081]参见图7，本发明实施例还提供的第四种移位寄存器单元，与图5所示的移位寄存器单元不同之处在于，还包括第六晶体管M6，第六晶体管M6的栅极与第一时钟信号端CKl电连接，其源极与第二电平信号端V2电连接，其漏极与第五晶体管M5的栅极电连接；第六晶体管M6为NMOS晶体管。本实施例中，通过设置第六晶体管M6,使第五晶体管M5在需要保持关断时，第六晶体管M6通过向第五晶体管M5的栅极提供第二电平信号端V2输入的低电平信号VSS，以保证移位寄存器单元输出的稳定性。以图6所示的工作时序工作时，tl、t2和t3各阶段有如下描述:
[0082]第三晶体管M3为常开状态，可以等效视为二极管，能将其第一极的电平传到第五晶体管M5的栅极。
[0083]tl时间段:
[0084]输入端IN输入高电平信号，第一时钟信号端CKl输入高电平信号，即第二时钟信号CKB在tl时间段为高电平信号；第二时钟信号端CK2输入低电平信号，即第一时钟信号CK在tl时间段为低电平信号。
[0085]第一晶体管Ml、第四晶体管M4和第六晶体管M6打开，第二晶体管M2和第五晶体管M5关断，输入端IN输入的高电平信号经第一晶体管Ml被写入节点NI点，节点NI点与电容Cl的第一端电连接，向电容Cl充电；第二电平信号端V2提供的低电平信号VSS经第四晶体管M4写入电容Cl的第二端,也即输出端OUT输出低电平信号。同时，第二电平信号端V2提供的低电平信号VSS经第六晶体管M6至节点N2，以保证此刻第五晶体管M5完全关断，从而使输出端OUT输出的信号更加稳定。
[0086]t2时间段:
[0087]输入端IN输入低电平信号，第一时钟信号端CKl输入低电平信号，即第二时钟信号CKB在t2时间段为低电平信号；第二时钟信号端CK2输入高电平信号，即第一时钟信号CK在t2时间段为高电平信号。
[0088]第一晶体管Ml、第四晶体管M4和第六晶体管M6关断，第二晶体管M2打开，由于电容Cl的存储作用，节点NI处被保持的高电平通过第二晶体管M2提供给第五晶体管M5，使得第五晶体管M5打开,第一电平信号端Vl的高电平信号VDD将电容Cl第二端及输出端OUT处的电平拉至高电平，即输出端OUT输出高电平信号。同时，由于电容Cl的自举效应，节点NI的电平在电容Cl的作用下被上拉，具体的:电容Cl为保持两端之间的电势差不变，在电容Cl第二端的电平(输出端OUT的电平)被拉至高电平，电容Cl第一端的电平也被拉高，即与电容Cl的第一端电连接的节点NI的电平被拉至更高。
[0089]t3时间段:
[0090]输入端IN输入低电平信号，第一时钟信号端CKl输入高电平信号，即第二时钟信号CKB在t3时间段为高电平信号；第二时钟信号端CK2输入低电平信号，即第一时钟信号CK在t3时间段为低电平信号。
[0091 ] 第一晶体管Ml、第四晶体管M4和第六晶体管M6打开，第二晶体管M2关断，输入端IN输入的低电平信号经第一晶体管Ml被写入节点NI点，第二电平信号端V2提供的低电平信号VSS经第四晶体管M4写入电容Cl的第二端，也即输出端OUT输出低电平信号；第二电平信号端V2提供的低电平信号VSS再一次经第六晶体管M6输出至节点N2，以保证此刻第五晶体管M5完全关断。在输入端IN的下一个高电平信号到来之前,节点NI将一直保持低电平，输出端OUT也一直输出低电平信号。
[0092]在本实施例的移位寄存器单元中，通过在与输入端直接电连接的晶体管(本实施例中为第一晶体管Ml)和与输出端直接电连接的晶体管(本实施例中为第五晶体管M5)之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号端输入的时钟信号，有效地降低与输入端直接电连接的晶体管所产生的漏电流对移位寄存器单元输出信号的影响，以解决移位寄存器单元的输出信号失真的问题。
[0093]实施例二，提供如图8和图10所不的移位寄存器单兀,各晶体管为NMOS晶体管。图8和图10所示的移位寄存器单元与实施例一或实施例二提供的移位寄存器单元略有不同，详细说明如下:
[0094]参见图8，本发明实施例提供第五种移位寄存器单元，包括:第一晶体管Ml的栅极与第一时钟信号端CKl电连接，其第一极作为移位寄存器单元的输入端IN，其第二极与电容Cl的第一端电连接，电容Cl的第二端为移位寄存器单元的输出端OUT ；
[0095]第二晶体管M2的栅极与第二时钟信号端CK2电连接,其第一极与第一晶体管Ml的第二极电连接，其第二极与第三晶体管M3的第一极电连接；
[0096]第三晶体管M3的栅极与第二电平信号端V2电连接，其第二极与第五晶体管M5的栅极电连接；
[0097]第四晶体管M4的栅极与第一时钟信号端CKl电连接，其第一极与第二电平信号端V2电连接，其第二极与电容Cl的第二端电连接；
[0098]第五晶体管M5的第二极与第一电平信号端Vl电连接，其第一极与电容Cl的第二端电连接。
[0099]本发明实施例中，在第一晶体管Ml和第五晶体管M5之间设置第二晶体管M2和第三晶体管M3，通过第二时钟信号端CK2接入的时钟信号控制第二晶体管M2的通断，有效得降低第一晶体管Ml所产生的漏电流对输出信号的影响，以减少移位寄存器单元的输出信号失真的问题。
[0100]具体的，本实施例中，第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5均为NMOS晶体管,第一极为漏极,第二极为源极。
[0101]第一电平信号端Vl接入低电平信号VSS，第二电平信号端V2接入高电平信号VDD，移位寄存器单元的输入端IN接入高电平有效的单稳态脉冲信号，第一时钟信号端CKl接入第二时钟信号CKB，第二时钟信号端CK2接入第一时钟信号CK，其中，第二时钟信号CKB是第一时钟信号CK的反相信号。
[0102]参考图9，提供了移位寄存器单元的工作时序图。其中，输入端IN提供的单稳态脉冲信号STV的上升沿与第一时钟信号端CKl接入的第二时钟信号CKB的上升沿和第二时钟信号端CK2提供第一时钟信号CK的下降沿对齐；单稳态脉冲信号STV的周期大于第一时钟信号CK和第二时钟信号CKB的周期，单稳态脉冲信号STV的有效脉冲的宽度为第一时钟信号CK或第二时钟信号CKB的1/2周期宽度。图8所示的移位寄存器单元以图9所示的工作时序工作时，tl、t2和t3各阶段有如下描述:
[0103]第三晶体管M3的栅极与第二电平信号端V2电连接，即接入高电平信号VDD，因此为常开状态，可以视为二极管，第三晶体管M3能将其第一极的电平传到第五晶体管M5的栅极。
[0104]tl时间段:
[0105]输入端IN输入高电平信号，第一时钟信号端CKl输入高电平信号，即第二时钟信号CKB在tl时间段为高电平信号，第二时钟信号端CK2输入低电平信号，即第一时钟信号CK在tl时间段为低电平信号。
[0106]第一晶体管Ml和第四晶体管M4打开，第二晶体管M2和第五晶体管M5关断，输入端IN输入的高电平信号经第一晶体管Ml被写入节点NI点，节点NI点与电容Cl的第一端电连接，向电容Cl充电；第二电平信号端V2接入的高电平信号VDD经第四晶体管M4写入电容Cl的第二端，也即输出端OUT输出高电平信号。
[0107]t2时间段:
[0108]输入端IN输入低电平信号，第一时钟信号端CKl输入低电平信号，即第二时钟信号CKB在t2时间段为低电平信号，第二时钟信号端CK2输入高电平信号，即第一时钟信号CK在t2时间段为高电平信号。
[0109]第一晶体管Ml和第四晶体管M4关断，第二晶体管M2打开，由于电容Cl存储效应的作用，前一时刻电容Cl第一端充入的高电平通过节点NI和第二晶体管M2提供给第五晶体管M5，使得第五晶体管M5打开，第一电平信号端Vl输入的低电平信号VSS将电容Cl第二端及输出端OUT处的电平拉至低电平，即输出端OUT输出低电平信号。同时，由于电容Cl的自举效应，节点NI的电平在电容Cl的作用下被下拉，具体的:电容Cl为保持两端之间的电势差不变，在电容Cl第二端的电平(输出端OUT的电平)被拉至低电平，电容Cl第一端的电平也被拉低，即与电容Cl的第一端电连接的节点NI的电平被拉低。
[0110]t3时间段:
[0111]输入端IN输入低电平信号，第一时钟信号端CKl输入高电平信号，即第二时钟信号CKB在t3时间段为高电平信号，第二时钟信号端CK2输入低电平信号，即第一时钟信号CK在t3时间段为低电平信号。
[0112]第一晶体管Ml和第四晶体管M4打开，第二晶体管M2关断，输入端IN输入的低电平信号经第一晶体管Ml被写入节点NI点，第二电平信号端V2输入的高电平信号VDD经第四晶体管M4写入电容Cl的第二端，也即输出端OUT输出高电平信号。
[0113]后面的时序，无论第一时钟信号端CK1、第二时钟信号端CK2输入的信号如何变化，在输入端IN的下一个高电平信号到来之前，节点NI将一直保持低电平，输出端OUT也一直输出高电平信号。
[0114]通过在输入端IN直接电连接的晶体管(本实施例中为第一晶体管Ml)和与输出端OUT直接电连接的晶体管(本实施例中为第五晶体管M5)之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号，有效降低与输入端IN直接电连接的晶体管所产生的漏电流对移位寄存器单元的输出信号的影响，以解决移位寄存器单元的信号失真的问题。
[0115]进一步地，参见图10，本发明实施例提供的第六种移位寄存器单元，与图8所示的移位寄存器单元不同之处在于，还包括第六晶体管M6，第六晶体管M6的栅极与第一时钟信号端CKl电连接，其源极与第一电平信号端Vl电连接，其漏极与第五晶体管M5的栅极电连接；第六晶体管M6为NMOS晶体管。本实施例中，通过设置第六晶体管M6，使第五晶体管M5在需要保持关断时，第六晶体管M6通过向第五晶体管M5的栅极提供第一电平信号端Vl的低电平信号VSS，以保证移位寄存器单元的稳定性。以图9所示的工作时序工作时，tl、t2和t3各阶段有如下描述:
[0116]第三晶体管M3为常开状态，可以等效视为二极管，能将其第一极的电平传到第五晶体管M5的栅极。
[0117]tl时间段:
[0118]输入端IN输入高电平信号，第一时钟信号端CKl输入高电平信号，即第二时钟信号CKB在tl时间段为高电平信号，第二时钟信号端CK2输入低电平信号，即第一时钟信号CK在tl时间段为低电平信号。
[0119]第一晶体管Ml、第四晶体管M4和第六晶体管M6打开，第二晶体管M2和第五晶体管M5关断，输入端IN输入的高电平信号经第一晶体管Ml被写入节点NI点，节点NI点与电容Cl的第一端电连接，电容Cl将保持节点NI处的高电平；第二电平信号端V2输入的高电平信号VDD经第四晶体管M4写入电容Cl的第二端，也即输出端OUT输出高电平信号；同时，第一电平信号端Vl提供的低电平信号VSS经第六晶体管M6至节点N2，以保证此刻第五晶体管M5完全关断，从而使输出端OUT输出的信号更加稳定。
[0120]t2时间段:
[0121]输入端IN输入低电平信号，第一时钟信号端CKl输入低电平信号，即第二时钟信号CKB在t2时间段为低电平信号，第二时钟信号端CK2输入高电平信号，即第一时钟信号CK在t2时间段为高电平信号。
[0122]第一晶体管Ml、第四晶体管M4和第六晶体管M6关断，第二晶体管M2打开，由于电容Cl的存储作用，节点NI处被保持的高电平通过第二晶体管M2提供给第五晶体管M5，使得第五晶体管M5打开,第一电平信号端Vl输入的低电平信号VSS将电容Cl第二端及输出端OUT处的电平拉至低电平，即输出端OUT输出低电平信号。同时，由于电容Cl的自举效应，节点NI的电平在电容Cl的作用下被下拉，具体的:电容Cl为保持两端之间的电势差不变，在电容Cl第二端的电平(输出端OUT的电平)被拉至低电平，电容Cl第一端的电平也被拉低，即与电容Cl的第一端电连接的节点NI的电平被拉低。
[0123]t3时间段:
[0124]输入端IN输入低电平信号，第一时钟信号端CKl输入高电平信号，即第二时钟信号CKB在t3时间段为高电平信号，第二时钟信号端CK2输入低电平信号，即第一时钟信号CK在t3时间段为低电平信号。
[0125]第一晶体管Ml、第四晶体管M4和第六晶体管M6打开，第二晶体管M2关断，输入端IN输入的低电平信号经第一晶体管Ml被写入节点NI点，第二电平信号端V2输入的高电平信号VDD经第四晶体管M4写入电容Cl的第二端，也即输出端OUT输出高电平信号；第一电平信号端Vl输入的低电平信号VSS再一次经第六晶体管M6输出至节点N2，以保证此刻第五晶体管M5完全关断。在输入端IN的下一个低电平信号到来之前,节点NI将一直保持低电平，输出端OUT也一直输出高电平信号。
[0126]在本实施例的移位寄存器单元中，通过在与输入端直接电连接的晶体管和与输出端直接电连接的晶体管之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号，有效地降低与输入端直接电连接的晶体管所产生的漏电流对移位寄存器单元输出信号的影响，以解决移位寄存器单元的输出信号失真的问题；进一步的，在第二电平信号端V2和输出端OUT直接电连接的晶体管(例如第五晶体管M5)之间设置另一辅助晶体管(例如第六晶体管M6)，该辅助晶体管在第一时钟信号端CKl输入的信号控制下，向该与输出端OUT直接电连接的晶体管的栅极提供低电平信号VSS，使完全关断该与输出端OUT直接电连接的晶体管，从而使输出端OUT输出的信号更加稳定。
[0127]实施例四
[0128]本发明实施例还提供了第一种栅极驱动装置，包括多个如实施例一中的移位寄存器单元，该多个移位寄存器单元级联，上一级移位寄存器单元的输出端与下一级移位寄存器单元的输入端电连接，第一级移位寄存器单元的输入端接入低电平有效的单稳态脉冲信号。
[0129] 较具体的，参见图11，栅极驱动装置包括多个级联的移位寄存器单元VSR(I)、VSR(2)、VSR(3)……VSR(n-2)、VSR(n-1)和VSR(η);其中η为自然数，例如为8，又例如为16，又例如为32，其取值取决于实际的设计需要。该移位寄存器单元采用如图2或图4示例的移位寄存器单兀，每一移位寄存器单兀包括输入端IN、输出端OUT、第一电平信号端V1、第二电平信号端V2、第一时钟信号端CKl和第二时钟信号端CK2。其中，各端点接入如实施例一所描述以及图3所示的时序图所标记的信号:移位寄存器单元VSR(I)的输入端IN接入初始触发信号STV，初始触发信号STV为一个低电平有效的单稳态脉冲信号；其余的每一级移位寄存器单元中，上一级移位寄存器单元的输出端OUT与下一级移位寄存器单元的输入端IN电连接，即，移位寄存器单元VSR (I)的输出信号OUTPUT (I)可以作为移位寄存器单元VSR(2)的输入信号，移位寄存器单元VSR(2)的输出信号OUTPUT(2)可以作为移位寄存器单元VSR(3)的输入信号……移位寄存器单元VSR(η-1)的输出信号OUTPUT (n_l)可以作为移位寄存器单兀VSR(η)的输入信号,直到无下一级移位寄存器单兀为止。第一电平信号端Vl接入低电平信号VSS，第二电平信号端V2接入高电平信号VDD，第一时钟信号端CKl接入第一时钟信号CK，第二时钟信号端CK2接入第二时钟信号CKB。图11所示栅极驱动装置的时序可以根据各移位寄存器单元的连接关系及图3所示的时序进行推理得到，在此不再赘述。
[0130]需要说明的是，本实施例提供的栅极驱动装置的各输出信号为低电平有效的脉冲信号，当显示面板中栅极线电连接的各薄膜晶体管(Thin Film Transistor, TFT)的开启需要高电平信号时，可以使各移位寄存单元的输出信号OUTPUT(I)至OUTPUT (η)均由反相器进行反相，以向各条栅极线提供高电平有效的脉冲信号。若显示面板中栅极线电连接的各TFT的开启需要低电平信号时，则不需要对输出信号OUTPUT(I)至OUTPUT (η)进行反相。
[0131]实施例五
[0132]本发明实施例还提供了第二种栅极驱动装置，包括多个如实施例二中的移位寄存器单元，该多个移位寄存器单元级联，上一级移位寄存器单元的输出端与下一级移位寄存器单元的输入端电连接，第一级移位寄存器单元的输入端接入高电平有效的单稳态脉冲信号。
[0133]较具体的，参见图12 (附图标记与前述各图所示标记含义相同)，栅极驱动装置包括多个级联的移位寄存器单元VSR(I) ,VSR (2) ,VSR (3)……VSR (n_2) >VSR (n-1)和VSR (η)；其中η为自然数，例如为8，又例如为16，又例如为32，其取值取决于实际的设计需要。该移位寄存器单元采用如图5或图7示例的移位寄存器单元，每一移位寄存器单元包括输入端IN、输出端OUT、第一电平信号端V1、第二电平信号端V2、第一时钟信号端CKl和第二时钟信号端CK2。其中，各端点接入如实施例二所描述以及图6所示的时序图所标记的信号:移位寄存器单元VSR (I)的输入端IN接入初始触发信号STV，初始触发信号STV为一个高电平有效的单稳态脉冲信号；其余的每一级移位寄存器单元中，上一级移位寄存器单元的输出端OUT与下一级移位寄存器单元的输入端IN电连接，即，移位寄存器单元VSR(I)的输出信号OUTPUT(I)可以作为移位寄存器单元VSR(2)的输入信号，移位寄存器单元VSR(2)的输出信号0UTPUT(2)可以作为移位寄存器单元VSR(3)的输入信号……移位寄存器单元VSR(n_l)的输出信号OUTPUT (n-1)可以作为移位寄存器单元VSR(η)的输入信号，直到无下一级移位寄存器单元为止。第一电平信号端Vl接入高电平信号VDD，第二电平信号端V2接入低电平信号VSS，第一时钟信号端CKl接入第二时钟信号CKB，第二时钟信号端CK2接入第一时钟信号CK。图12所示栅极驱动装置的时序可以根据各移位寄存器单元的连接关系及图6所示的时序进行推理得到，在此不再赘述。
[0134]本实施例提供的栅极驱动装置的各输出信号为高电平有效的脉冲信号，当显示面板中栅极线电连接的各薄膜晶体管(Thin Film Transistor, TFT)的开启需要低电平信号时，可以使各移位寄存单元的输出信号OUTPUT(I)至OUTPUT (η)均由反相器进行反相，以向各条栅极线提供高电平有效的脉冲信号。若显示面板中栅极线电连接的各TFT的开启需要高电平信号时，则不需要对输出信号OUTPUT(I)至OUTPUT (η)进行反相。
[0135]实施例六
[0136]本发明实施例还提供了第三种栅极驱动装置，包括多个如实施例三中的移位寄存器单元，该多个移位寄存器单元级联，上一级移位寄存器单元的输出端经反相器与下一级移位寄存器单元的输入端电连接，第一级移位寄存器单元的输入端接入高电平有效的单稳态脉冲信号。
[0137]较具体的，参见图13 (附图标记与前述各图所示标记含义相同)，该栅极驱动装置包括多个级联的移位寄存器单元VSR(I)、VSR(2)、VSR(3)……VSR(n_2)、VSR(n-l)和VSR(η);其中η为自然数，例如为8，又例如为16，又例如为32，其取值取决于实际的设计需要。每一移位寄存器单兀包括输入端IN、输出端OUT、第一电平信号端V1、第二电平信号端V2、第一时钟信号端CKl和第二时钟信号端CK2。移位寄存器单元采用如图8或图10示例的移位寄存器单元。
[0138]与图11或图12所示的栅极驱动装置不同之处在于:上一级移位寄存器单元的输出端OUT经反相器与下一级移位寄存器单元的输入端IN电连接，如图13所示的反相器RE (I)、RE (2)、RE (3)……RE (n-2)和RE(n_l)。其中，各端点接入如实施例三所描述以及图9所示的时序图所标记的信号:移位寄存器单元VSR(I)的输入端IN接入初始触发信号STV，初始触发信号STV为高电平有效的单稳态脉冲信号；第一电平信号端Vl接入低电平信号VSS，第二电平信号端V2接入高电平信号VDD，第一时钟信号端CKl接入第二时钟信号CKB ;第二时钟信号端CK2接入第一时钟信号CK。图13所示栅极驱动装置的时序图可以根据各移位寄存器单元的连接关系及图9所示的时序进行推理得到，在此不再赘述。与图11所示栅极驱动装置相似的，图13提供的栅极驱动装置的各输出信号同样为低电平有效的脉冲信号，当与显示面板中栅极线电连接的各TFT的开启需要高电平信号时，可以使各移位寄存单元的输出信号OUTPUT(I)至OUTPUT (η)均通过反相器进行反相，以向各条栅极线提供高电平有效的脉冲信号。若与显示面板中栅极线电连接的各TFT的开启需要低电平信号时，则不 需要对输出信号OUTPUT(I)至OUTPUT (η)进行反相。
[0139]本发明实施例提供的上述栅极驱动装置，由于其移位寄存器单元中，通过在输入端电连接的晶体管和输出端电连接晶体管之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号端输入的时钟信号，能够有效降低与输入端电连接的晶体管所产生的漏电流的影响，该栅极驱动装置采用上述任意一种实施例所示的移位寄存器单元，因此采用本发明提供的栅极驱动装置可以避免其移位寄存器单元的输出信号失真的问题。
[0140]此外，本发明实施例还提供了一种显示面板，包括如上实施例提供的任意一种栅极驱动装置。本实施例所述显示面板，具有其所包含的移位寄存器单元所带来的有益效果，在此不再赘述。
[0141]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1.一种移位寄存器单元，其特征在于，包括:第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和电容； 所述第一晶体管的栅极与第一时钟信号端电连接，其第一极作为所述移位寄存器单元的输入端，其第二极与所述电容的第一端电连接，所述电容的第二端为所述移位寄存器单兀的输出端； 所述第二晶体管的栅极与第二时钟信号端电连接，其第一极与所述第一晶体管的第二极电连接，其第二极与所述第三晶体管的第一极电连接； 所述第三晶体管的栅极与第一电平信号端或第二电平信号端电连接，其第二极与所述第五晶体管的栅极电连接； 所述第四晶体管的栅极与第一时钟信号端电连接，其第一极与第二电平信号端电连接，其第二极与所述电容的第二端电连接； 所述第五晶体管的第二极与所述第一电平信号端电连接，其第一极与所述电容的第二端电连接。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管均为PMOS晶体管，所述第一极为源极，所述第二极为漏极，所述第三晶体管的栅极与第一电平信号端电连接。
3.如权利要求2所述的移位寄存器单元，其特征在于，还包括: 第六晶体管，所述第六晶体管的栅极与所述第一时钟信号端电连接，其源极与所述第二电平信号端电连接，其漏极与所述第五晶体管的栅极电连接；所述第六晶体管为PMOS晶体管。
4.如权利要求2或3所述的移位寄存器单元，其特征在于，所述第一电平信号端接低电平信号，所述第二电平信号端接高电平信号，所述移位寄存器单元的输入端接入低电平有效的单稳态脉冲信号，所述第一时钟信号端接入第一时钟信号，所述第二时钟信号端接入第二时钟信号，其中，所述第二时钟信号是所述第一时钟信号的反相信号。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述单稳态脉冲信号的下降沿与所述第一时钟信号的下降沿和所述第二时钟信号的上升沿对齐；所述单稳态脉冲信号的周期大于所述第一时钟信号和所述第二时钟信号的周期，所述单稳态脉冲信号的有效脉冲的宽度为所述第一时钟信号或所述第二时钟信号的1/2周期宽度。
6.如权利要求1所述的移位寄存器单元，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管均为NMOS晶体管，所述第一极为源极，所述第二极为漏极，所述第三晶体管的栅极与第一电平信号端电连接。
7.如权利要求6所述的移位寄存器单元，其特征在于，还包括: 第六晶体管，所述第六晶体管的栅极与所述第一时钟信号端电连接，其源极与所述第二电平信号端电连接，其漏极与所述第五晶体管的栅极电连接；所述第六晶体管为NMOS晶体管。
8.如权利要求6或7所述的移位寄存器单元，其特征在于，所述第一电平信号端接高电平信号，所述第二电平信号端接低电平信号，所述移位寄存器单元的输入端接入高电平有效的单稳态脉冲信号，所述第一时钟信号端接入第二时钟信号，所述第二时钟信号端接入第一时钟信号，其中，所述第二时钟信号是所述第一时钟信号的反相信号。
9.如权利要求8所述的移位寄存器单元，其特征在于，所述单稳态脉冲信号的上升沿与所述第一时钟信号的下降沿和所述第二时钟信号的上升沿对齐；所述单稳态脉冲信号的周期大于所述第一时钟信号和所述第二时钟信号的周期，所述单稳态脉冲信号的有效脉冲的宽度为所述第一时钟信号或所述第二时钟信号的1/2周期宽度。
10.如权利要求1所述的移位寄存器单元，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管均为NMOS晶体管，所述第一极为漏极，所述第二极为源极，所述第三晶体管的栅极与第二电平信号端电连接。
11.如权利要求10所述的移位寄存器单元，其特征在于，还包括: 第六晶体管，所述第六晶体管的栅极与所述第一时钟信号端电连接，其源极与所述第一电平信号端电连接，其漏极与所述第五晶体管的栅极电连接；所述第六晶体管为NMOS晶体管。
12.如权利要求10或11所述的移位寄存器单元，其特征在于，所述第一电平信号端接低电平信号，所述第二电平信号端接高电平信号，所述移位寄存器单元的输入端接入高电平有效的单稳态脉冲信号，所述第一时钟信号端接入第二时钟信号，所述第二时钟信号端接入第一时钟信号，其中，所述第二时钟信号是所述第一时钟信号的反相信号。
13.如权利要求12所述的移位寄存器单元，其特征在于，所述单稳态脉冲信号的上升沿与所述第一时钟信号的下降沿和所述第二时钟信号的上升沿对齐；所述单稳态脉冲信号的周期大于所述第一时钟信号和所述第二时钟信号的周期，所述单稳态脉冲信号的有效脉冲的宽度为所述第一时钟信号或所述第二时钟信号的1/2周期宽度。
14.一种栅极驱动装置，其特征在于，包括多个如权利要求2至5任一项所述的移位寄存器单元，所述多个所述移位寄存器单元级联，上一级所述移位寄存器单元的输出端与下一级所述移位寄存器单元的输入端电连接，第一级所述移位寄存器单元的输入端接入低电平有效的单稳态脉冲信号。
15.一种栅极驱动装置，其特征在于，包括多个如权利要求6至9任一项所述的移位寄存器单元，所述多个所述移位寄存器单元级联，上一级所述移位寄存器单元的输出端与下一级所述移位寄存器单元的输入端电连接，第一级所述移位寄存器单元的输入端接入高电平有效的单稳态脉冲信号。
16.一种栅极驱动装置，其特征在于，包括多个如权利要求10至13任一项所述的移位寄存器单元，所述多个所述移位寄存器单元级联，上一级所述移位寄存器单元的输出端经反相器与下一级所述移位寄存器单元的输入端电连接，第一级所述移位寄存器单元的输入端接入高电平有效的单稳态脉冲信号。
17.—种显示面板，其特征在于，包括如权利要求14-16中任一项权利要求所述的栅极驱动装置。
【文档编号】G09G3/36GK103915074SQ201410127486
【公开日】2014年7月9日 申请日期:2014年3月31日 优先权日:2014年3月31日
【发明者】吴桐, 钱栋 申请人:上海天马有机发光显示技术有限公司, 天马微电子股份有限公司