栅极驱动电路的制作方法

本发明涉及一种栅极驱动电路。

背景技术：

随着光电与半导体技术的演进，使得平面显示器近来已被广泛地使用。为了降成本并符合窄边框的设计需求，目前已逐渐发展出面板内建栅极(gateinpanel，简称gip)的技术。然而，由于现今的趋势是使显示面板符合高解析度，故设置在周边电路区中的导电线路的电阻电容负载势必增加，造成栅极驱动电路难以对显示面板提供够大的驱动电压以进行驱动。

因此，如何兼顾驱动能力以及窄边框的设计需求并实现高解析度，实为本领域技术人员亟欲追求的目标。

技术实现要素：

本发明是针对一种栅极驱动电路，其可抑制栅极驱动单元的噪声，以实现良好的驱动能力、高解析度以及窄边框的设计需求。

根据本发明的实施例，栅极驱动电路包括多个栅极驱动单元。所述多个栅极驱动单元依序相互耦接，并且各个栅极驱动单元包括位移暂存器及解多路复用器。位移暂存器接收多个操作时脉信号的其中之一及启动信号，并依据启动信号及所接收的操作时脉信号以产生第一控制信号及第二控制信号。解多路复用器耦接至位移暂存器，且接收多个栅极时脉信号的部分，以依据第一控制信号输出所接收的部分栅极时脉信号来依序产生多个栅极信号，其中栅极时脉信号为依序致能，且在栅极时脉信号中的两个连续时脉信号的致能期间彼此部分重叠。

综上所述，本发明实施例的栅极驱动电路，一个位移暂存器对应多个解多路复用器，以控制解多路复用器输出栅极信号，并且通过位移暂存器中的抗噪声单元确保栅极驱动单元在非工作期间，第一内部电压、第一控制信号及栅极信号不是浮接状态。借此，可提高栅极驱动单元的输出稳定度，降低误输出的机会。

附图说明

图1a为依据本发明一实施例的显示面板的系统示意图；

图1b为依据本发明一实施例的栅极驱动电路的系统示意图；

图2a为依据本发明第一实施例的栅极驱动单元的电路示意图；

图2b为依据本发明第一实施例的栅极驱动单元的驱动波形示意图；

图3a为依据本发明第二实施例的栅极驱动单元的电路示意图；

图3b为依据本发明第二实施例的栅极驱动单元的驱动波形示意图；

图4a为依据本发明第三实施例的栅极驱动单元的电路示意图；

图4b为依据本发明第三实施例的栅极驱动单元的驱动波形示意图。

附图标号说明

10：显示面板；

11：像素阵列；

13、15：栅极驱动电路；

100_1～100_k、100a、100b、100c：栅极驱动单元；

110_1～110_k、110a、110b：位移暂存器；

111：电压设定单元；

113：位移输出单元；

115、115a：噪声单元；

120_1～120_k、120a、120b、120c：解多路复用器；

121、123、125、127、121a、123a、125a、127a、121b、123b、125b、127b：信号传送单元；

c1：第一电容；

c2：第二电容；

c3：第三电容；

g1～gm、gn：栅极信号；

gc、gcn、gcn-2、gcn+2、gc1、gc2：第一控制信号；

gck1～gckj、gcky、gcko：栅极时脉信号；

gpre1、gpre2：预充电时脉信号；

ock1～ocki、ockx、ockx+2：操作时脉信号；

pa：第二控制信号；

pb：第三控制信号；

q：第一内部电压；

r、r1～r4：第二内部电压；

rst：重置信号；

stv：起始信号；

t0～t4：时间；

t1：第一晶体管；

t2：第二晶体管；

t3：第三晶体管；

t4：第四晶体管；

t5：第五晶体管；

t6：第六晶体管；

t7：第七晶体管；

t8：第八晶体管；

t9：第九晶体管；

t10：第十晶体管；

t11：第十一晶体管；

t12：第十二晶体管；

t13：第十三晶体管；

t14：第十四晶体管；

t15：第十五晶体管；

t16：第十六晶体管；

t17：第十七晶体管；

t18：第十八晶体管；

v1：第一低频信号；

v2：第二低频信号；

vbwd：逆向扫描电压；

vfwd：顺向扫描电压；

vgl：栅极低电压。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

图1a为依据本发明一实施例的显示面板的系统示意图。请参照图1a，在本实施例中，显示面板10包括像素阵列11及栅极驱动电路13、15，其中像素阵列11可配置有阵列排列的多个像素(未示出)，但本发明实施例不以此为限。栅极驱动电路13及15用以配置于像素阵列11的相对两侧，以分别提供驱动像素阵列11所需的栅极信号g1～gm，其中栅极驱动电路13例如提供奇数的栅极信号g1、g3、…、gm-1等，栅极驱动电路15例如提供偶数的栅极信号g2、g4、…、gm等，并且m为像素阵列11的列数。

图1b为依据本发明一实施例的栅极驱动电路的系统示意图。请照图1a及图1b，其中相同或相似元件使用相同或相似标号。在此以栅极驱动电路13为例，而栅极驱动电路15的电路结构是相似于栅极驱动电路13。在本实施例中，栅极驱动电路13包括多个栅极驱动单元100_1～100_k，其中k为正整数且小于m。栅极驱动单元100_1～100_k依序相互耦接，以依序触发，并且各个栅极驱动单元100_1～100_k提供多个奇数的栅极信号(如g1、g3、…、gm-1等)，其中k等于m除以各个栅极驱动单元100_1～100_k所提供的奇数的栅极信号(如g1、g3、…、gm-1等)的数量，在此各个栅极驱动单元100_1～100_k提供4个奇数的栅极信号(如g1、g3、…、gm-1等)，但本发明实施例不以此为限。

各个栅极驱动单元100_1～100_k分别包括位移暂存器(如110_1～110_k)及解多路复用器(如120_1～120_k)。各个栅极驱动单元100_1～100_k的位移暂存器(如110_1～110_k)是接收多个操作时脉信号ock1～ocki的其中之一及启动信号，并依据启动信号及所接收的操作时脉信号(如ock1～ocki)以产生第一控制信号gc及第二控制信号pa，其中启动信号可以是起始信号stv或前两级栅极驱动单元(如100_1～100_k)的位移暂存器(如110_1～110_k)所提供的第一控制信号gc，并且i可以是正整数。例如，栅极驱动单元100_1及100_2的位移暂存器110_1及110_2的启动信号是起始信号stv，栅极驱动单元100_3的位移暂存器110_3的启动信号是位移暂存器110_1所提供的第一控制信号gc。

各个栅极驱动单元100_1～100_k的解多路复用器(如120_1～120_k)耦接至对应的位移暂存器(如110_1～110_k)，且接收多个栅极时脉信号gck1～gckj的部分(也即两个以上栅极时脉信号gck1～gckj)，以依据对应的第一控制信号gc输出所接收的部分栅极时脉信号(如gck1～gckj)来依序产生多个奇数的栅极信号(如g1、g3、…、gm-1等)。其中，栅极时脉信号(如gck1～gckj)为依序致能，且不同于操作时脉信号(如ock1～ocki)，其中在栅极时脉信号(如gck1～gckj)中的两个连续时脉信号的致能期间彼此部分重叠，并且j为大于i的正整数。

此外，各个栅极驱动单元100_1～100_k的位移暂存器(如110_1～110_k)可接收关闭信号，以使位移暂存器(如110_1～110_k)停止提供第二控制信号pa。在本实施例中，关闭信号可以是重置信号rst或后两级栅极驱动单元(如100_1～100_k)的位移暂存器(如110_1～110_k)所提供的第一控制信号gc，其可参照图1b所示。

并且，当各个栅极驱动单元100_1～100_k的位移暂存器(如110_1～110_k)被启动时，被启动的位移暂存器(如110_1～110_k)所提供的第一控制信号gc是相关于所接收的操作时脉信号(如ock1～ocki)，第二控制信号pa是固定为栅极低电压vgl；当各个栅极驱动单元100_1～100_k的位移暂存器(如110_1～110_k)被关闭时，被关闭的位移暂存器(如110_1～110_k)所提供的第一控制信号gc是固定为栅极低电压vgl，第二控制信号pa是相关于所接收的操作时脉信号(如ock1～ocki)。换言之，在本实施例中，各个栅极驱动单元100_1～100_k的位移暂存器(如110_1～110_k)所提供的第一控制信号gc及第二控制信号pa的其中之一相关于所接收的操作时脉信号(如ock1～ocki)，第一控制信号gc及第二控制信号pa的其中另一固定为栅极低电压vgl。

图2a为依据本发明第一实施例的栅极驱动单元的电路示意图。请参照图1a、图1b及图2a，其中相同或相似元件使用相同或相似标号。并且，栅极驱动单元(如100_1～100_k)可以栅极驱动单元100a来实施，但本发明实施例不以此为限。在本实施例中，栅极驱动单元100a包括位移暂存器110a及解多路复用器120a。位移暂存器110a包括电压设定单元111、位移输出单元113及抗噪声单元115。

电压设定单元111接收顺向扫描电压vfwd、逆向扫描电压vbwd、对应的起始信号(如前二级的第一控制信号gcn-2)及关闭信号(如后二级的第一控制信号gcn+2)，以设定第一内部电压q，其中n为指引数。位移输出单元113接收对应的操作时脉信号ockx(也即操作时脉信号ock1～ocki的其中之一，x为一指引数)及第一内部电压q，并且依据第一内部电压q决定是否输出所接收的操作时脉信号ockx，以提供第一控制信号gc。抗噪声单元115接收第一内部电压q及第一控制信号gc，以依据第一内部电压q提供第二控制信号pa，并且依据第一内部电压q拉低第一控制信号gc。

解多路复用器120a包括多个信号传送单元(在此以4个信号传送单元121、123、125及127为例)。信号传送单元121、123、125及127分别接收栅极时脉信号gck1～gckj中部分接续的栅极时脉信号的其中之一(如栅极时脉信号gcky，其中y为指引数)、第一控制信号gc及第二控制信号pa，其中信号传送单元121、123、125及127依据第一控制信号pa而同时导通，且信号传送单元121、123、125及127分别提供所接收的时脉信号(如栅极时脉信号gcky)以分别产生栅极信号(如gn)。并且，信号传送单元121、123、125及127会依据第二控制信号pa而同时截止，也即信号传送单元121、123、125及127的电路结构上是相同，但接收不同的栅极时脉信号(如gck1～gckj)。

进一步来说，电压设定单元111包括第一晶体管t1及第二晶体管t2。第一晶体管t1具有接收顺向扫描电压vfwd的第一端、接收启动信号(如前二级的第一控制信号gcn-2)的控制端、以及接收第一内部电压q的第二端。第二晶体管t2具有接收逆向扫描电压vbwd的第一端、接收关闭信号(如后二级的第一控制信号gcn+2)的控制端、以及接收第一内部电压q的第二端。

位移输出单元113包括第三晶体管t3及第一电容c1。第三晶体管t3具有接收操作时脉信号ockx的第一端、接收第一内部电压q的控制端、以及提供第一控制信号gcn的第二端。第一电容c1耦接于第三晶体管t3的控制端与第三晶体管t3的第二端之间。

抗噪声单元115包括第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7及第二电容c2。第四晶体管t4具有接收第二控制信号pa的第一端、接收第一内部电压q的控制端、以及接收栅极低电压vgl的第二端。第五晶体管t5具有接收第一内部电压q的第一端、接收第二控制信号pa的控制端、以及接收栅极低电压vgl的第二端。第六晶体管t6具有接收第一控制信号gc的第一端、接收第二控制信号pa的控制端、以及接收栅极低电压vgl的第二端。第七晶体管t7具有接收第一控制信号gc的第一端、接收位移输出单元113所接收的操作时脉信号ockx的后二级操作时脉信号的控制端、以及接收栅极低电压vgl的第二端。第二电容c2耦接于操作时脉信号ockx与第二控制信号pa之间。

信号传送单元121包括第八晶体管t8、第九晶体管t9、第十晶体管t10、第十一晶体管t11及第三电容c3。第八晶体管t8具有接收第一控制信号gc的第一端、接收解多路复用器120a未接收的栅极时脉信号gck1～gckj的其中的一个栅极时脉信号gcko(对应充电控制信号)的控制端、以及接收第二内部电压r的第二端，其中o为指引数。第九晶体管t9具有接收栅极时脉信号gcky的第一端、接收第二内部电压r的控制端、以及提供对应的栅极信号gn的第二端。第三电容c3耦接于第九晶体管t9的控制端与第九晶体管t9的第二端之间。第十晶体管t10具有接收对应的栅极信号gn的第一端、接收第二控制信号pa的控制端、以及接收栅极低电压vgl的第二端。第十一晶体管t11具有接收对应的栅极信号gn的第一端、接收操作时脉信号ockx+2(对应拉低控制信号)的控制端、以及接收栅极低电压vgl的第二端。

图2b为依据本发明第一实施例的栅极驱动单元的驱动波形示意图。请参照图2a及图2b，在本实施例中，是以4个操作时脉信号ock1～ock4为例，以7个栅极时脉信号gck1～gck7为例，并且启动信号是起始信号stv。在此，操作时脉信号ock1～ock4为相同脉宽但依序致能的信号，并且操作时脉信号ock1～ock4中相邻的操作时脉信号的致能期间为部分重叠。栅极时脉信号gck1～gck7为相同脉宽但依序致能的信号，并且栅极时脉信号gck1～gck7中相邻的栅极时脉信号的致能期间为部分重叠。

在时间t0～t1的区间，起始信号stv致能以打开第一晶体管t1，以对第一内部电压q进行充电，此时操作时脉信号ock1为低电平。并且，第三晶体管t3开启，以将第一控制信号gc1下拉至低电平。因为第一内部电压q开启第四晶体管t4，所以抗噪声单元115为关闭状态。

接着，在时间t1～t2的区间，操作时脉信号ock1由低电平转为高电平，第三晶体管t3开始对第一控制信号gc1充电，同时经第一电容c1对第一内部电压q产生靴带效应(boot-strapping)，以将第一内部电压q抬高至更高的电位，使得第一控制信号gc1能更完整输出。

当第一控制信号gc1为高电平时，栅极时脉信号gck6打开第八晶体管t8并对第二内部电压r进行预充电。此时，栅极时脉信号gck1为低电平，第九晶体管t9开启以将栅极信号g1下拉至低电平，此时第二控制信号pa仍然是低电平，所以抗噪声单元115仍为关闭状态。

在时间t2～t3的区间，栅极时脉信号gck1转为高电平，第九晶体管t9开始对栅极信号g1充电，同时第三电容c3对第二内部电压r点产生靴带效应，将第二内部电压r抬高至更高的电位，使得栅极信号g1能更完整输出。此时，栅极信号g3、g5及g7也会依序输出。

在时间t3～t4的区间，第一控制信号gc1点转为低电平，栅极时脉信号gck6再次打开第八晶体管t8并通过第三晶体管t3对第一内部电压q放电。并且，操作时脉信号ock3开启第七晶体管t7及第十一晶体管t11，以将第一控制信号gc1、栅极信号g1下拉至低电平。在时间t4之后，栅极驱动单元100a的工作大致结束直到下一次启动信号，同时抗噪声单元115开始工作，确保栅极驱动单元100a在非工作期间，第一内部电压q、第一控制信号gc1及栅极信号g1不是浮接状态。

类似地，在第一控制信号gc1致能之后，下一级的第一控制信号gc2也会接着致能，以接着提供后续的栅极信号g9、g11、g13、g15。

图3a为依据本发明第二实施例的栅极驱动单元的电路示意图。请参照图2a与图3a，栅极驱动单元100b大致相同于栅极驱动单元100a，其不同之处在于解多路复用器120b的信号传送单元121a、123a、125a及127a，其中相同或相似元件使用相同或相似标号。以信号传送单元121a与信号传送单元121相比，信号传送单元121a的第八晶体管t8的控制端是接收预充电时脉信号gpre1，也即接收操作时脉信号ock1～ocki及栅极时脉信号gck1～gckj之外的时脉信号。

图3b为依据本发明第二实施例的栅极驱动单元的驱动波形示意图。请参照图2a、图2b、图3a与图3b，图3b与图2b的不同之处在于预充电时脉信号gpre1及gpre2。在本实施例中，预充电时脉信号gpre1及gpre2为相同脉宽但依序致能的信号，并且预充电时脉信号gpre1及gpre2的致能期间的中心点大致与操作时脉信号ock1～ock4的上升沿分别对齐，以致于在第一内部电压q为高电平时，会开启信号传送单元121a、123a、125a及127a中的第八晶体管t8，以对信号传送单元121a、123a、125a及127a中的第二内部电压r1～r4进行充电。

图4a为依据本发明第三实施例的栅极驱动单元的电路示意图。请参照图2a及图4a，栅极驱动单元100c大致相同于栅极驱动单元100a，其中相同或相似元件使用相同或相似标号。在本实施例中，位移暂存器110b的抗噪声单元115a还包括第十二晶体管t12、第十三晶体管t13、第十四晶体管t14、第十五晶体管t15、第十六晶体管t16、第十七晶体管t17及第十八晶体管t18。

第十二晶体管t12具有接收第三控制信号pb的第一端、接收第一内部电压q的控制端、以及接收栅极低电压vgl的第二端。第十三晶体管t13具有接收第一内部电压q的第一端、接收第三控制信号pb的控制端、以及接收栅极低电压vgl的第二端。第十四晶体管t14具有接收第二控制信号pa的第一端、接收第一低频信号v1控制端、以及接收第一低频信号v1的第二端。第十五晶体管t15具有接收第三控制信号pb的第一端、接收第一低频信号v1的控制端、以及接收栅极低电压vgl的第二端。第十六晶体管t16具有接收第二低频信号v2的第一端、接收第二低频信号v2的控制端、以及接收第三控制信号pb的第二端。第十七晶体管t17具有接收第二控制信号pa的第一端、接收第二低频信号v2的控制端、以及接收栅极低电压vgl的第二端。第十八晶体管t18具有接收第一控制信号gcn的第一端、接收第三控制信号pb的控制端、以及接收栅极低电压vgl的第二端。

在解多路复用器120c的信号传送单元121b、123b、125b及127b中，如信号传送单元121b所示，第十一晶体管t11的控制端是接收第三控制信号pb(对应拉低控制信号)。

图4b为依据本发明第三实施例的栅极驱动单元的驱动波形示意图。请参照图2a、图2b、图4a与图4b，图4b与图2b的不同之处在于第一低频信号v1及第二低频信号v2，其中第二低频信号v2是反相于第一低频信号v1。在第一内部电压q为低电平时，致能的第一低频信号v1会抬高第二控制信号pa，并且拉低第三控制信号pb；或者，致能的第二低频信号v2会抬高第三控制信号pb，并且拉低第二控制信号pa。藉此，可抑制第五晶体管t5、第六晶体管t6、第十晶体管t10、第十一晶体管t11、第十三晶体管t13及第十八晶体管t18的劣化(stress)。

依据上述，本发明实施例的栅极驱动电路，一个位移暂存器对应多个解多路复用器，以控制解多路复用器输出栅极信号，并且通过位移暂存器中的抗噪声单元确保栅极驱动单元在非工作期间，第一内部电压、第一控制信号及栅极信号不是浮接状态。借此，可提高栅极驱动单元的输出稳定度，降低误输出的机会。