一种基于SOPC的李萨如图形演示装置的制作方法

本实用新型属于实验仪器技术领域，尤其涉及一种基于SOPC的李萨如图形演示装置。

背景技术：

物理学中定义，李萨如图形是由在互相垂直的方向上的两个频率成简单整数比的简谐振动所合成的规则的、稳定的闭合曲线。在信号处理领域，可以通过频率成整数比，且具有相位差的正弦波信号合成李萨如图形。在已知李萨如图形的前提下，也可反向测量出两个正弦波信号的频率比与相位差。在物理实验中，迫切需要一种操作方便、可以改变参数的李萨如图形演示装置。

现有的李萨如图形演示装置主要有通过机械弹簧振子绘制李萨如图形、借助信号源与示波器观察李萨如图形、借助激光器照射产生李萨如图形等。其中，机械弹簧振子的方法容易受到摩擦力和空气阻力的影响，导致振子并非在作理想的简谐运动，所以在李萨如图形的合成与显示效果上并不精确；借助信号源与示波器的观测方法虽然简单易行，但过分依赖通用型仪器，价格昂贵；而激光照射法又具有结构复杂和操作繁琐的特点。

实用新型专利CN201720005108一种基于CPLD的李萨如图形演示装置，CN201621401246一种新型的李萨如图形演示装置均采用分离硬件模块来实现，集成度、移相精度不高。

技术实现要素：

本实用新型的目的是提供一种可产生三路频率成整倍数关系，且相位可精确调节的正弦波信号，三路正弦波信号接入示波器便可观察到李萨如图形的装置。

为实现上述目的，本实用新型采用的技术方案是：一种基于SOPC的李萨如图形演示装置，其特征是，包括输入模块、SOPC逻辑模块和输出模块，输入模块通过电位器单元连接三通道ADC、通过RS232接口连接SOPC逻辑模块，三通道ADC与SOPC逻辑模块连接，SOPC逻辑模块通过高速DAC单元连接输出模块；输入模块包括第一调相旋钮、第二调相旋钮、第三调相旋钮和串口外设；电位器单元包括第一、第二、第三电位器；DAC单元包括第一、第二、第三高速DAC；输出模块包括第一、第二、第三低通滤波器和示波器；第一、第二、第三调相旋钮分别与第一、第二、第三电位器连接，第一、第二、第三电位器均与三通道ADC连接；串口外设与RS232接口连接；第一、第二、第三高速DAC分别与第一、第二、第三低通滤波器连接，第一、第二、第三低通滤波器均与示波器连接；

SOPC逻辑模块用于正弦波信号的产生、分频、移相、参数控制；

第一、第二、第三调相旋钮用于调节三路正弦波信号的初始相位，控制两两信号之间的相位差；

第一、第二、第三电位器用于产生模拟电压量；

三通道ADC用于将第一、第二、第三电位器的模拟电压量转换为数字电压量并传输至SOPC逻辑模块；

第一、第二、第三高速DAC用于将SOPC逻辑模块输出的数字幅度信息转化成模拟阶梯状正弦波信号；

第一、第二、第三低通滤波器用于对第一、第二、第三高速DAC输出的阶梯状正弦波信号进行平滑处理；

串口外设用于通过RS232接口与SOPC逻辑模块通信。

在上述的基于SOPC的李萨如图形演示装置中，SOPC逻辑模块包括输入50Hz晶振至倍频电路，经倍频电路产生高频时钟信号，高频时钟信号接入第一、第二、第三相位累加器，第一、第二、第三相位累加器分别连接频率控制字发生器和第一、第二、第三ROM查找表，第一、第二、第三ROM查找表连接三相偏置地址发生器，三相偏置地址发生器连接软核；软核分别与频率控制字发生器、RS232接口和三通道ADC连接，第一、第二、第三ROM查找表分别连接第一、第二、第三高速DAC；

第一、第二、第三相位累加器用于输出相位地址；

第一、第二、第三ROM查找表用于储存正弦波信号的幅值-相位信息，并根据输入的相位地址输出对应的幅度信息。

在上述的基于SOPC的李萨如图形演示装置中，SOPC逻辑模块在FPGA上搭建，FPGA的型号为XC7A35T-ICPG236C，软核采用MicroBlaze；倍频电路采用锁相环IP核，为3倍频电路；高频时钟信号为150MHz的高频时钟信号，用于第一、第二、第三相位累加器的递进时钟，高频时钟信号的上升沿每到来一次，第一、第二、第三相位累加器则累加一次步进值。

在上述的基于SOPC的李萨如图形演示装置中，三通道ADC选用Σ-Δ型模数转换器AD7799，采用2.5V基准电压。

在上述的基于SOPC的李萨如图形演示装置中，第一、第二、第三低通滤波器均采用四阶有源巴特沃斯低通滤波器，有源器件为LM318。

在上述的基于SOPC的李萨如图形演示装置中，串口外设采用通用计算机。

在上述的基于SOPC的李萨如图形演示装置中，第一、第二、第三电位器均选用单圈绕线电位器或多圈电位器。

在上述的基于SOPC的李萨如图形演示装置中，第一、第二、第三相位累加器的地址宽度比频率控制字的数据宽度多至少1位。

本实用新型的工作原理：通过FPGA的逻辑电路、数模转换器(DAC)和低通滤波器(LPF)实现正弦信号的产生与分频，通过调相旋钮改变各信号的初始相位。本实用新型演示装置最终可产生三路频率成整倍数关系，且相位可精确调节的正弦波信号，将此三路正弦波信号接入示波器便可观察到李萨如图形。

本实用新型的有益效果是：

(1)本实用新型能够通过正弦波的电子信号合成李萨如图形，避免了机械简谐振动因空气阻力和摩擦力所产生的误差；

(2)本实用新型的信号处理逻辑电路在SOPC上搭建，具有体积小、功耗低和可靠性高的特点；

(3)本实用新型通过调相旋钮调节初始相位，通过串口通信设置频率控制字，且高频时钟信号可以确保高精度的相位步进。

(4)本实用新型演示装置主要依靠SOPC进行信号处理，具有操作简单、性能稳定的特点。

附图说明

图1是本实用新型一个实施例的结构示意图；

图2是本实用新型一个实施例四阶有源巴特沃斯低通滤波器。

具体实施方式

下面结合附图对本实用新型的实施方式进行详细描述。

所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制。

下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本实用新型提供了各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其它工艺的可应用性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

本实用新型的描述中，需要说明的是，除非另有规定和限定，术语“相连”“连接"应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于相关领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

本实施例一种基于SOPC的李萨如图形演示装置，其特征是，包括输入模块、SOPC逻辑模块和输出模块，输入模块通过电位器单元连接三通道ADC、通过RS232接口连接SOPC逻辑模块，三通道ADC与SOPC逻辑模块连接，SOPC逻辑模块通过高速DAC单元连接输出模块；输入模块包括第一调相旋钮、第二调相旋钮、第三调相旋钮和串口外设；电位器单元包括第一、第二、第三电位器；DAC单元包括第一、第二、第三高速DAC；输出模块包括第一、第二、第三低通滤波器和示波器；第一、第二、第三调相旋钮分别与第一、第二、第三电位器连接，第一、第二、第三电位器均与三通道ADC连接；串口外设与RS232接口连接；第一、第二、第三高速DAC分别与第一、第二、第三低通滤波器连接，第一、第二、第三低通滤波器均与示波器连接；

SOPC逻辑模块用于正弦波信号的产生、分频、移相、参数控制；

第一、第二、第三调相旋钮用于调节三路正弦波信号的初始相位，控制两两信号之间的相位差；

第一、第二、第三电位器用于产生模拟电压量；

三通道ADC用于将第一、第二、第三电位器的模拟电压量转换为数字电压量并传输至SOPC逻辑模块；

第一、第二、第三高速DAC用于将SOPC逻辑模块输出的数字幅度信息转化成模拟阶梯状正弦波信号；

第一、第二、第三低通滤波器用于对第一、第二、第三高速DAC输出的阶梯状正弦波信号进行平滑处理；

串口外设用于通过RS232接口与SOPC逻辑模块通信。

SOPC逻辑模块在FPGA上搭建，50MHz晶振经由倍频电路后产生高频时钟信号，与频率控制字发生器同时连接到第一、第二、第三相位累加器的输入端；第一、第二、第三相位累加器输出相位地址，再与三相偏置地址发生器求和之后连接到第一、第二、第三ROM查找表的输入端；第一、第二、第三ROM查找表中储存了正弦波信号的“幅值-相位”信息，用于根据输入的相位地址输出对应的幅度信息。

并且，通过旋动第一、第二、第三调相旋钮可以改变第一、第二、第三电位器的电压量，三通道ADC将模拟电压量转换为数字量并传输至SOPC逻辑模块，由软核控制三相偏置地址发生器产生与第一、第二、第三电位器的电压量成正比的偏置地址，从而调节正弦波信号的初始相位。

如图1所示，一种基于SOPC的李萨如图形演示装置，包括第一、第二、第三调相旋钮、第一、第二、第三电位器、三通道ADC、串口外设、RS232接口、SOPC逻辑模块、第一、第二、第三高速DAC和第一、第二、第三低通滤波器及示波器。SOPC逻辑模块在FPGA上搭建，50MHz晶振经由倍频电路后产生高频时钟信号，与频率控制字发生器同时连接到第一、第二、第三相位累加器的输入端；第一、第二、第三相位累加器输出相位地址，再与三相偏置地址发生器求和之后连接到第一、第二、第三ROM查找表的输入端；第一、第二、第三ROM查找表中储存了正弦波信号的“幅值-相位”信息，用于根据输入的相位地址输出对应的幅度信息。第一、第二、第三高速DAC用于将第一、第二、第三ROM查找表输出的数字幅度信息转化成模拟“阶梯”状正弦波信号。第一、第二、第三低通滤波器用于对第一、第二、第三高速DAC输出的“阶梯”状正弦波信号进行平滑处理。通过第一、第二、第三旋动调相旋钮可以改变第一、第二、第三电位器的电压量，三通道ADC将模拟电压量转换为数字量并传输至SOPC逻辑模块，由软核控制三相偏置地址发生器产生与第一、第二、第三电位器的电压量成正比的偏置地址，从而调节正弦波信号的初始相位。串口外设用于通过RS232接口与软核通信。

具体实施时，第一、第二、第三调相旋钮分别调节三路正弦波信号的初始相位，从而控制两两信号之间的相位差。第一、第二、第三电位器均为单圈绕线电位器，各调相旋钮旋转一周对应单圈绕线电位器旋转一周，三通道ADC分别将三个单圈绕线电位器的模拟电压量转换成数字电压量并传入SOPC逻辑模块中的软核，由软核根据数字电压量换算出调相旋钮的旋转角度，从而分别设置三相偏置地址发生器所生成的三个偏置相位，即确定了初始相位。

三通道ADC具体采用的是Σ-Δ型模数转换器AD7799，采用2.5V基准电压。第一、第二、第三电位器均为可调电阻，经电流作用后产生模拟电压量，AD7799采样该模拟电压量，经放大、保持、量化及编码等步骤后产生24位的数字电压量。其转换公式为其中，Vref为2.5V基准电压值，Vanalog为电位器的模拟电压量，Vdigital是经AD7799转换之后的24位数字量。

SOPC模块在FPGA上搭建，FPGA的型号为XC7A35T-ICPG236C，嵌入式软核采用MicroBlaze。倍频电路采用锁相环IP核，输入50MHz的晶振信号，经3倍频后产生150MHz的高频时钟信号。该高频时钟信号作为第一、第二、第三相位累加器的递进时钟，即高频时钟信号的上升沿每到来一次，第一、第二、第三相位累加器则累加一次步进值。

为满足抽样定理，相位累加器的地址宽度必须比频率控制字的数据宽度多至少1位。第一、第二、第三ROM查找表中储存了正弦波信号的“幅度-相位”信息，其输入端由第一、第二、第三相位累加器提供查找表的地址，输出端产生与相位地址对应的幅度值。设高频时钟信号的频率为Fref，ROM查找表输出正弦波信号的频率为Fout，频率控制字为K，相位累加器的地址宽度为M位，则可由公式计算输出频率的大小。频率控制字K为正整数变量，而Fref与M均为常数；可见，输出频率Fout与K成正比关系，当K＝1时，输出频率Fout最小。

第一、第二、第三高速DAC将第一、第二、第三ROM查找表产生的数字信号转换成模拟信号，第一、第二、第三高速DAC的输入端是并行的数字端口，其宽度需要与第一、第二、第三ROM查找表的输出端宽度匹配。

由于数字信号的离散特性，经第一、第二、第三高速DAC转换后的信号具有“阶梯”状的特性，所以需要经过第一、第二、第三低通滤波器进行平滑处理。

图2所示为本实施方式具体采用的一种四阶有源巴特沃斯低通滤波器，采用的有源器件为LM318，滤波器的截止频率为1MHz。

本实施例采用通用计算机作为串口设备，连接RS232串口，实现串口通信的功能。可以通过计算机设置频率控制字发生器，从而调节输出信号的频率和改变李萨如图形的形状，也可以设置各正弦波信号之间的相位差，代替调相旋钮的作用。

综上所述，本实施例在SOPC上一次性实现了正弦波信号的产生、分频、移相、参数控制，集成度更高。使用了倍频电路，产生正弦波的频率更高。使用三相偏移地址发生器设置初始相位，移相精度更高。通过调相旋钮调节正弦波的初始相位，通过串口外设配置频率控制字，人机交互更加舒适快捷。

应当理解的是，本说明书未详细阐述的部分均属于现有技术。

虽然以上结合附图描述了本实用新型的具体实施方式，但是本领域普通技术人员应当理解，这些仅是举例说明，可以对这些实施方式做出多种变形或修改，而不背离本实用新型的原理和实质。本实用新型的范围仅由所附权利要求书限定。