本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置。
背景技术：
随着lcd显示技术的不断发展和日趋激烈的市场趋势，goa的技术能力以及性能品质的提升也变得尤为迫切，goa的稳定性也是goa电路性能技术堡垒的一种考虑重点。
图1为一种现有的goa单元的电路图。以该goa单元中各晶体管为n型为例，在向上拉节点pu充电时，第一输入端input1为高电平，则晶体管t1打开，此时上拉节点pu充电，在上拉节点pu的控制下，晶体管t5打开；该阶段中的时钟信号ckb为高电平，晶体管t4打开，时钟信号ckb的高电平输出至下拉节点pd，此时时钟信号ckb的高电平与电压端vgl的低电平形成直流通路，上拉节点pu与下拉节点pd出现电位互相竞争的现象。
一方面，在形成上述直流通路时，一个为时钟信号，一个是低电平，因此这一时刻的短路会导致电路功耗增加。另一方面，该直流通路是goa单元的一种不良现象，可能会拉低时钟信号ckb的电压，使得晶体管充电不足，导致某级goa单元无法正常工作，从而使得该goa单元的稳定性降低。
技术实现要素：
本发明的实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置，用于通过避免goa单元在工作过程中上拉节点和下拉节点电位出现互相竞争的现象来降低goa单元的功耗和提高goa单元的稳定性。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明的第一方面，提供一种移位寄存器单元，包括：第一输入子电路、上拉控制子电路、输出子电路、下拉控制子电路和下拉子电路；所述第一输入子电路连接第一输入端、第一控制信号端和所述上拉控制子电路，所述第一输入子电路用于在所述第一输入端的控制下，将所述第一控制信号端的信号输出至所述上拉控制子电路；所述上拉控制子电路还连接第二输入端、上拉节点和所述下拉控制子电路，所述上拉控制子电路用于在所述第一输入子电路的输出信号的控制下，将所述第二输入端的电压输出至所述上拉节点；或者，所述上拉控制子电路用于将所述第二输入端的信号输出至所述下拉控制子电路；所述输出子电路连接第一时钟信号端、所述上拉节点和输出端，所述输出子电路用于在所述上拉节点的控制下，将所述第一时钟信号端的信号输出至所述输出端；所述下拉控制子电路通过所述上拉控制子电路连接所述第二输入端，所述下拉控制子电路还连接第二时钟信号端、下拉节点、所述上拉节点和第一电压端，所述下拉控制子电路用于在所述第二时钟信号端的控制下，将所述第二时钟信号端的电压输出至所述下拉节点；或者，所述下拉控制子电路用于在所述第二输入端的信号的控制下，将所述第一电压端的电压输出至所述下拉节点；所述下拉子电路连接所述下拉节点、所述上拉节点、所述第一电压端和所述输出端，所述下拉子电路用于在所述下拉节点的控制下，将所述第一电压端的电压输出至所述上拉节点和所述输出端。
可选的，所述第一输入子电路包括第一晶体管，所述第一晶体管的栅极连接所述第一输入端，所述第一晶体管的第一极连接所述第一控制信号端，所述第一晶体管的第二极连接所述上拉控制子电路。
可选的，所述上拉控制子电路包括第二晶体管和第三晶体管；所述第二晶体管的栅极连接所述第一输入子电路的输出端，所述第二晶体管的第一极连接所述第二输入端，所述第二晶体管的第二极连接所述第三晶体管的栅极、所述第三晶体管的第一极、以及所述下拉控制子电路；所述第三晶体管的第二极连接所述上拉节点。
可选的，所述输出子电路包括第四晶体管和第一电容；所述第四晶体管的栅极连接所述上拉节点，所述第四晶体管的第一极连接所述第一时钟信号端，所述第四晶体管的第二极连接所述输出端；所述第一电容的一端连接所述上拉节点，所述第一电容的另一端连接所述输出端。
可选的，所述下拉控制子电路包括第五晶体管、第六晶体管和第二电容；所述第五晶体管的栅极和第一极连接所述第二时钟信号端，所述第五晶体管的第二极连接所述下拉节点；所述第六晶体管的栅极连接所述上拉控制子电路，所述第六晶体管的第一极连接所述下拉节点，所述第六晶体管的第二极连接所述第一电压端；所述第二电容的一端连接所述下拉节点，另一端连接所述第一电压端。
可选的，所述下拉子电路包括第七晶体管和第八晶体管；所述第七晶体管的栅极连接所述下拉节点，所述第七晶体管的第一极连接所述上拉节点，所述第七晶体管的第二极连接所述第一电压端；所述第八晶体管的栅极连接所述下拉节点，所述第八晶体管的第一极连接所述输出端，所述第八晶体管的第二极连接所述第一电压端。
可选的，所述移位寄存器单元还包括第二输入子电路，所述第二输入子电路连接第三输入端、第二控制信号端和所述上拉节点，所述第二输入子电路用于在所述第三输入端的控制下，将所述第二控制信号端的信号输出至所述上拉控制子电路。
进一步的，所述第二输入子电路包括第九晶体管，所述第九晶体管的栅极连接所述第三输入端，所述第九晶体管的第一极连接所述第二控制信号端，所述第九晶体管的第二极连接所述上拉控制子电路。
可选的，所述晶体管均为n型晶体管或者均为p型晶体管。
本发明的第二方面，提供一种如第一方面所述的移位寄存器单元的驱动方法，包括：输入阶段，在第一输入端的控制下，第一输入子电路将第一控制信号端的信号输出至上拉控制子电路；在第二时钟信号端的控制下，下拉控制子电路将所述第二时钟信号端的信号输出至下拉节点；在所述下拉节点的控制下，下拉子电路将第一电压端的电压输出至所述上拉节点；预充电阶段，在所述第一输入子电路的输出信号的控制下，所述上拉控制子电路将第二输入端的信号输出至上拉节点；所述上拉控制子电路还将所述第二输入端的信号输出至所述下拉控制子电路，在所述第二输入端的信号的控制下，所述下拉控制子电路将所述第一电压端的电压输出至下拉节点；输出阶段，在所述上拉节点的控制下，输出子电路将第一时钟信号端的信号输出至输出端；复位阶段，在所述第二时钟信号端的控制下，所述下拉控制子电路将所述第二时钟信号端的信号输出至所述下拉节点；在所述下拉节点的控制下，所述下拉子电路将所述第一电压端的电压输出至所述上拉节点和所述输出端。
本发明的第三方面，提供一种移位寄存器单元，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一电容和第二电容，其中：
所述第一晶体管的栅极连接所述第一输入端，所述第一晶体管的第一极连接所述第一控制信号端，所述第一晶体管的第二极连接所述第二晶体管的栅极；所述第二晶体管的第一极连接所述第二输入端，所述第二晶体管的第二极连接所述第三晶体管的栅极、所述第三晶体管的第一极、以及所述第六晶体管的栅极，所述第三晶体管的第二极连接所述上拉节点；所述第四晶体管的栅极连接所述上拉节点，所述第四晶体管的第一极连接所述第一时钟信号端，所述第四晶体管的第二极连接所述输出端；所述第一电容的一端连接所述上拉节点，所述第一电容的另一端连接所述输出端；所述第五晶体管的栅极和第一极连接所述第二时钟信号端，所述第五晶体管的第二极连接所述下拉节点；所述第六晶体管的第一极连接所述下拉节点，所述第六晶体管的第二极连接所述第一电压端；所述第二电容的一端连接所述下拉节点，另一端连接所述第一电压端；所述第七晶体管的栅极连接所述下拉节点，所述第七晶体管的第一极连接所述上拉节点，所述第七晶体管的第二极连接所述第一电压端；所述第八晶体管的栅极连接所述下拉节点，所述第八晶体管的第一极连接所述输出端，所述第八晶体管的第二极连接所述第一电压端。
可选的，所述移位寄存器单元还包括第九晶体管，所述第九晶体管的栅极连接所述第三输入端，所述第九晶体管的第一极连接所述第二控制信号端，所述第九晶体管的第二极连接所述第一晶体管的第二极和第二晶体管的栅极。
本发明实施例的第四方面，提供一种栅极驱动电路，包括多个级联的如第一方面或者第三方面所述的移位寄存器单元；第一级移位寄存器单元和第二级移位寄存器单元的第一输入端连接第一信号端；除了所述第一级移位寄存器单元和所述第二级移位寄存器单元以外，第n级移位寄存器单元的第一输入端连接第n-2级移位寄存器单元的输出端；第一级移位寄存器单元的第二输入端连接第二信号端；除了所述第一级移位寄存器单元以外，第n级移位寄存器单元的第二输入端连接第n-1级移位寄存器单元的输出端。
可选的，在所述移位寄存器单元包括第二输入子电路或者第九晶体管的情况下，除了最后两级移位寄存器单元以外，第n级移位寄存器单元的第三输入端连接第n+2级移位寄存器单元的输出端；最后两级移位寄存器单元的第三输入端连接所述第一信号端。
本发明的第五方面，提供一种显示装置，其特征在于，包括如第四方面所述的栅极驱动电路。
本发明实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置，移位寄存器单元包括第一输入子电路、上拉控制子电路、输出子电路、下拉控制子电路和下拉子电路。在输入阶段，第一输入子电路用于将第一控制信号端的信号输出至上拉控制子电路，在第二时钟信号端的控制下，下拉控制子电路将第二时钟信号端的信号输出至下拉节点；在下拉节点的控制下，下拉子电路将第一电压端的电压输出至上拉节点。在预充电阶段，在第一输入子电路的输出信号的控制下，上拉控制子电路将第二输入端的信号输出至上拉节点；上拉控制子电路还将第二输入端的信号输出至下拉控制子电路，在第二输入端的信号的控制下，下拉控制子电路将第一电压端的电压输出至下拉节点。这样一来，在输入阶段和预充电阶段，避免了上拉节点和下拉节点的电位互相竞争导致电路功耗增加的问题，以及避免了发生时钟信号和低电平发生直流通路的情况，从而提高了移位寄存器单元的稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种现有的goa单元的电路图；
图2为本发明实施例提供的一种移位寄存器单元的模块图；
图3为图2所示的移位寄存器单元的电路结构图；
图4为图3所示的移位寄存器单元的时序控制图；
图5为图2所示的移位寄存器单元包括第二输入子电路时的模块图；
图6为图3所示的移位寄存器单元包括第二输入子电路时的电路结构图；
图7为多个如图3所示的移位寄存器单元级联形成的栅极驱动电路的结构图；
图8为多个如图6所示的移位寄存器单元级联形成的栅极驱动电路的结构图；
图9为一种图7或图8中所示的栅极驱动电路的时钟信号的时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种移位寄存器单元(也称goa单元)，如图2所示，包括：第一输入子电路10、上拉控制子电路20、输出子电路30、下拉控制子电路40和下拉子电路50，其中：
第一输入子电路10连接第一输入端input1、第一控制信号端cn和上拉控制子电路20，第一输入子电路10用于在第一输入端input1的控制下，将第一控制信号端cn的信号输出至上拉控制子电路20。
上拉控制子电路20还连接第二输入端input2、上拉节点pu和下拉控制子电路40，上拉控制子电路20用于在第一输入子电路10的输出信号的控制下，将第二输入端input2的电压输出至上拉节点pu；或者，上拉控制子电路20用于将第二输入端input2的信号输出至下拉控制子电路40。
输出子电路30连接第一时钟信号端ck、上拉节点pu和输出端out，输出子电路30用于在上拉节点pu的控制下，将第一时钟信号端ck的信号输出至输出端out。
下拉控制子电路40通过上拉控制子电路20连接第二输入端input2，下拉控制子电路40还连接第二时钟信号端ckb、下拉节点pd、上拉节点pu和第一电压端vgl，下拉控制子电路40用于在第二时钟信号端ckb的控制下，将第二时钟信号端ckb的电压输出至下拉节点pd；或者，下拉控制子电路40用于在第二输入端input2的信号的控制下，将第一电压端vgl的电压输出至下拉节点pd。
下拉子电路50连接下拉节点pd、上拉节点pu、第一电压端vgl和输出端out，下拉子电路50用于在下拉节点pd的控制下，将第一电压端vgl的电压输出至上拉节点pu和输出端out。
基于此，本发明实施例提供的移位寄存器单元，在输入阶段，在第一输入端input1的控制下，第一输入子电路10将第一控制信号端cn的信号输出至上拉控制子电路20；在第二时钟信号端ckb的控制下，下拉控制子电路40将第二时钟信号端ckb的信号输出至下拉节点pd；在下拉节点pd的控制下，下拉子电路50将第一电压端的电压输出至上拉节点pu。在预充电阶段，在第一输入子电路10的输出信号的控制下，上拉控制子电路20将第二输入端input2的信号输出至上拉节点pu；上拉控制子电路20还将第二输入端input2的信号输出至下拉控制子电路40，在第二输入端input2的信号的控制下，下拉控制子电路40将第一电压端vgl的电压输出至下拉节点pd。
综上所述，在输入阶段和预充电阶段，当上拉节点pu为高电平时，时钟信号的高电平输入至下拉节点pd，不会出现时钟信号ckb的高电平与电压端vgl的低电平形成直流通路的情况，即避免了上拉节点pu和下拉节点pd的电位互相竞争导致电路功耗增加的问题，同时也能提高该移位寄存器单元的稳定性。
以下结合图3对图2所示的移位寄存器单元的电路结构进行举例说明。
第一输入子电路10包括第一晶体管t1，第一晶体管t1的栅极连接第一输入端input1，第一晶体管t1的第一极连接第一控制信号端cn，第一晶体管t1的第二极连接上拉控制子电路20。
上拉控制子电路20包括第二晶体管t2和第三晶体管t3，第二晶体管t2的栅极连接第一输入子电路10的输出端，即连接第一晶体管t1的第二极，第二晶体管t2的第一极连接第二输入端input2，第二晶体管t2的第二极连接第三晶体管t3的栅极、第三晶体管t3的第一极以及下拉控制子电路40，即图3中第六晶体管t6的栅极；第三晶体管t3的第二极连接上拉节点pu。
输出子电路30包括第四晶体管t4和第一电容c1；第四晶体管t4的栅极连接上拉节点pu，第四晶体管t4的第一极连接第一时钟信号端ck，第四晶体管t4的第二极连接输出端out；第一电容c1的一端连接上拉节点pu，第一电容c1的另一端连接输出端out。
下拉控制子电路40包括第五晶体管t5、第六晶体管t6和第二电容c2；第五晶体管t5的栅极和第一极连接第二时钟信号端ckb，第五晶体管t5的第二极连接下拉节点pd；第六晶体管t6的栅极连接上拉控制子电路20，第六晶体管t6的第一极连接下拉节点pd，第六晶体管t6的第二极连接第一电压端vgl；第二电容c2的一端连接下拉节点pd，另一端连接第一电压端vgl。
下拉子电路50包括第七晶体管t7和第八晶体管t8；第七晶体管t7的栅极连接下拉节点pd，第七晶体管t7的第一极连接上拉节点pu，第七晶体管t7的第二极连接第一电压端vgl；第八晶体管t8的栅极连接下拉节点pd，第八晶体管t8的第一极连接输出端out，第八晶体管t8的第二极连接第一电压端vgl。
需要说明的是，本发明实施例不限定第n晶体管为一个晶体管，其可以是多个晶体管的串联，图3中以第n晶体管包括一个晶体管为例进行示意。本发明实施例中，上述晶体管可以均为p型晶体管或者均为n型晶体管。当上述晶体管均为p型晶体管时，其第一极为源极，第二极为漏极。当上述晶体管均为n型晶体管时，其第一极为漏极，第二极为源极。本发明实施例以各晶体管为n型晶体管为例进行说明，第一电压端vgl输出恒定的低电平。
以下结合图4对图3所示的移位寄存器单元的工作过程进行具体的说明，一图像帧内，该移位寄存器单元的工作过程包括：输入阶段、预充电阶段、输出阶段和复位阶段，其中：
输入阶段p1，在第一输入端input1的控制下，第一输入子电路10将第一控制信号端cn的信号输出至上拉控制子电路20；在第二时钟信号端ckb的控制下，下拉控制子电路40将第二时钟信号端ckb的信号输出至下拉节点pd；在下拉节点pd的控制下，下拉子电路50将第一电压端vgl的电压输出至上拉节点pu。
具体的，input1＝1，input2＝0，cn＝1，ckb＝1，ck＝0，pucn＝1，pu＝0，pd＝1，out＝0。其中，“1”表示高电平，“0”表示低电平。
在此情况下，在第一输入端input1的控制下，第一晶体管t1导通，第一控制信号端cn的信号通过第一晶体管t1输出至第二晶体管t2的栅极，第二晶体管t2导通，第二输入端input2的低电平通过第二晶体管t2输出至节点pucn，在节点pucn的控制下，第三晶体管t3和第六晶体管t6处于关断状态。在第二时钟信号端ckb的控制下，第五晶体管t5导通，下拉节点pd通过第五晶体管t5充电，在下拉节点pd的控制下，第七晶体管t7和第八晶体管t8导通，第一电压端vgl的电压分别通过第七晶体管t7和第八晶体管t8输出至输出端out和上拉节点pu，在上拉节点pu的控制下，第四晶体管t4处于关断状态。
综上所述，输入阶段中，第五晶体管t5导通，第六晶体管t6关断，避免了出现时钟信号和低电平发生短路导致上拉节点pu和下拉节点pd的电位互相竞争的问题。
预充电阶段p2，在第一输入子电路10的输出信号的控制下，上拉控制子电路20将第二输入端input2的信号输出至上拉节点pu；上拉控制子电路20还将第二输入端input2的信号输出至下拉控制子电路40，在第二输入端input2的信号的控制下，下拉控制子电路40将第一电压端vgl的电压输出至下拉节点pd。
具体的，input1＝0，input2＝1，cn＝1，ckb＝0，ck＝0，pucn＝1，pu＝1，pd＝0，out＝0。
在此情况下，在第一输入端input1的控制下，第一晶体管t1关断；第二输入端input2的高电平通过第二晶体管t2输出至节点pucn，在节点pucn的控制下，第三晶体管t3和第六晶体管t6导通。节点pucn的高电平通过第三晶体管t3输出至上拉节点pu，在上拉节点pu的控制下，第四晶体管t4导通，第一时钟信号端ck的低电平通过第四晶体管t4输出至输出端out。第一电压端vgl的电压通过第六晶体管t6输出至下拉节点pd，在下拉节点pd的控制下，第七晶体管t7和第八晶体管t8关断。在第二时钟信号端ckb的控制下，第五晶体管t5关断。
综上所述，预充电阶段中，第五晶体管t5关断，第六晶体管t6导通，避免了出现时钟信号和低电平发生短路导致上拉节点pu和下拉节点pd的电位互相竞争的问题。该阶段中，输出端out不输出栅线扫描信号。
输出阶段p3：在上拉节点pu的控制下，输出子电路30将第一时钟信号端ck的信号输出至输出端out。
具体的，input1＝0，input2＝0，cn＝1，ckb＝0，ck＝1，pucn＝0，pu＝1，pd＝0，out＝1。
在此情况下，第二输入端input2的低电平通过第二晶体管t2输出至节点pucn，在节点pucn的控制下，第三晶体管t3和第六晶体管t6关断。第一时钟信号端ck的高电平通过第四晶体管t4输出至输出端out；由于第一电容c1的自举作用，上拉节点pu的电位进一步升高。此外，第一晶体管t1、第五晶体管t5、第七晶体管t7和第八晶体管t8的状态与预充电阶段相同，此处不再赘述。
综上所述，该阶段中输出端out输出栅线扫描信号。
复位阶段p4：在第二时钟信号端ckb的控制下，下拉控制子电路40将第二时钟信号端ckb的信号输出至下拉节点pd；在下拉节点pd的控制下，下拉控制子电路40将第一电压端vgl的电压输出至上拉节点pu和输出端out。
具体的，input1＝0，input2＝0，cn＝1，ckb＝1，ck＝0，pucn＝0，pu＝0，pd＝1，out＝0。
在此情况下，在第二时钟信号端ckb的控制下，第五晶体管t5导通，第二时钟信号端ckb的高电平通过第五晶体管t5输出至下拉节点pd，在下拉节点pd的控制下，第七晶体管t7和第八晶体管t8导通，第一电压端vgl的电压通过第七晶体管t7输出至上拉节点pu，第一电压端vgl的电压通过第八晶体管t8输出至输出端out。在上拉节点pu的控制下，第四晶体管t4关断。此外，第一晶体管t1、第二晶体管t2、第三晶体管t3处于关断状态。
在此基础上，在下一帧图像开始之前，当ckb＝0时，第五晶体管t5关断，在第二电容c2的作用下，下拉节点pd保持高电平，以使得在下拉节点pd的控制下，上拉节点pu和输出端out的电位维持低电平。
综上所述，由于本发明实施例提供的移位寄存器单元在工作过程中第五晶体管t5和第六晶体管t6分时段导通，避免了二者同时导通倒导致出现时钟信号与低电平的直流通路，且避免了上拉节点pu和下拉节点pd出现电位互相竞争的问题，使得下拉节点pd充电效率更高、上拉节点pu的电压更稳定，从而提高了移位寄存器单元的稳定性。
在此基础上，可选的，如图5所示，本发明实施例提供的移位寄存器单元还可以包括第二输入子电路60，第二输入子电路60连接第三输入端input3、第二控制信号端cnb和上拉节点pu，第二输入子电路60用于在第三输入端input3的控制下，将第二控制信号端cnb的信号输出至上拉控制子电路20。
可选的，如图6所示，第二输入子电路60包括第九晶体管t9，第九晶体管t9的栅极连接第三输入端input3，第九晶体管t9的第一极连接第二控制信号端cnb，第九晶体管t9第二极连接上拉控制子电路20。
在此情况下，由该移位寄存器级联构成的栅极驱动电路可以实现正向扫描和反向扫描，具体的，第一控制信号端cn和第二控制信号端cnb作为正向扫描和反向扫描的控制信号。以第九晶体管t9为n型晶体管为例，当cn＝0，cnb＝1时，上述栅极驱动电路可以用于进行反向扫描；当cn＝1，cnb＝0时，上述栅极驱动电路可以用于进行正向扫描。
当图6所示的移位寄存器用于正向扫描时，在输入阶段，第二输入子电路20不工作，其他子电路的工作过程与前述相同，此处不再赘述。当图6所示的移位寄存器用于反向扫描时，在输入阶段，第一输入子电路10不工作，第二输入子电路20工作，即在第三输入端input3的控制下，第九晶体管t9导通，第二控制信号端cnb通过第九晶体管t9输出至第二晶体管t2的栅极；其他子电路的工作过程与前述相同，此处不再赘述。
需要说明的是，本发明示实施例中以各晶体管均为n型晶体管为例进行说明，本领域技术人员可以理解的是，当各晶体管均为p型时，只需对图4中的各时序信号反向即可，本实施例对此不再说明。
本发明实施例提供一种如前述实施例所述的移位寄存器单元的控制方法，如图4所示，包括：
输入阶段p1，在第一输入端input1的控制下，第一输入子电路10将第一控制信号端cn的信号输出至上拉控制子电路20；在第二时钟信号端ckb的控制下，下拉控制子电路40将第二时钟信号端ckb的信号输出至下拉节点pd；在下拉节点pd的控制下，下拉子电路50将第一电压端vgl的电压输出至上拉节点pu。
预充电阶段p2，在第一输入子电路10的输出信号的控制下，上拉控制子电路20将第二输入端input2的信号输出至上拉节点pu；上拉控制子电路20还将第二输入端input2的信号输出至下拉控制子电路40，在第二输入端input2的信号的控制下，下拉控制子电路40将第一电压端vgl的电压输出至下拉节点pd。
输出阶段p3：在上拉节点pu的控制下，输出子电路30将第一时钟信号端ck的信号输出至输出端out。
复位阶段p4：在第二时钟信号端ckb的控制下，下拉控制子电路40将第二时钟信号端ckb的信号输出至下拉节点pd；在下拉节点pd的控制下，下拉控制子电路40将第一电压端vgl的电压输出至上拉节点pu和输出端out。
需要说明的是，前述已经对上述各个阶段的工作过程进行了详细的说明，此处不再赘述。
基于此，本发明实施例提供的移位寄存器单元的控制方法，在输入阶段，在第一输入端input1的控制下，第一输入子电路10将第一控制信号端cn的信号输出至上拉控制子电路20；在第二时钟信号端ckb的控制下，下拉控制子电路40将第二时钟信号端ckb的信号输出至下拉节点pd；在下拉节点pd的控制下，下拉子电路50将第一电压端的电压输出至上拉节点pu。在预充电阶段，在第一输入子电路10的输出信号的控制下，上拉控制子电路20将第二输入端input2的信号输出至上拉节点pu；上拉控制子电路20还将第二输入端input2的信号输出至下拉控制子电路40，在第二输入端input2的信号的控制下，下拉控制子电路40将第一电压端vgl的电压输出至下拉节点pd。
综上所述，在输入阶段和预充电阶段，避免了上拉节点pu和下拉节点pd的电位互相竞争导致电路功耗增加的问题，以及避免了发生时钟信号和低电平发生直流通路的情况，从而提高了移位寄存器单元的稳定性。
本发明实施例提供一种移位寄存器单元，如图3所示，包括第一晶体管t1、第二晶体管t2、第三晶体管t3、
第一晶体管t1的栅极连接第一输入端input1，第一晶体管t1的第一极连接第一控制信号端cn，第一晶体管t1的第二极连接第二晶体管t2的栅极；第二晶体管t2的第一极连接第二输入端input2，第二晶体管t2的第二极连接第三晶体管t3的栅极、第三晶体管t3的第一极以及第六晶体管t6的栅极，第三晶体管t3的第二极连接上拉节点pu。
第四晶体管t4的栅极连接上拉节点pu，第四晶体管t4的第一极连接第一时钟信号端ck，第四晶体管t4的第二极连接输出端out；第一电容c1的一端连接上拉节点pu，第一电容c1的另一端连接输出端out。
第五晶体管t5的栅极和第一极连接第二时钟信号端ckb，第五晶体管t5的第二极连接下拉节点pd；第六晶体管t6的第一极连接下拉节点pd，第六晶体管t6的第二极连接第一电压端vgl；第二电容c2的一端连接下拉节点pd，另一端连接第一电压端vgl。
第七晶体管t7的栅极连接下拉节点pd，第七晶体管t7的第一极连接上拉节点pu，第七晶体管t7的第二极连接第一电压端vgl；第八晶体管t8的栅极连接下拉节点pd，第八晶体管t8的第一极连接输出端out，第八晶体管t8的第二极连接第一电压端vgl。
需要说明的是，前述实施例已经对图3所示的移位寄存器单元的工作过程和有益效果进行了详细的说明，此处不再赘述。
在此基础上，可选的，如图6所示，该移位寄存器单元还包括第九晶体管t9，第九晶体管t9的栅极连接第三输入端input3，第九晶体管t9的第一极连接第二控制信号端cnb，第九晶体管t9第二极连接第一晶体管t1的第二极和第二晶体管t2的栅极。
在此情况下，由该移位寄存器级联构成的栅极驱动电路可以实现正向扫描和反向扫描，前述实施例已经对图6所示的移位寄存器单元的工作过程和有益效果进行了详细的说明，此处不再赘述。
本发明实施例提供一种栅极驱动电路，包括多个级联的如前述实施例所述的移位寄存器，如图7所示：
第一级移位寄存器单元和第二级移位寄存器单元的第一输入端input1连接第一信号端v1；除了第一级移位寄存器单元和第二级移位寄存器单元以外，第n级移位寄存器单元的第一输入端input1连接第n-2级移位寄存器单元的输出端out；
第一级移位寄存器单元的第二输入端input2连接第二信号端v2；除了第一级移位寄存器单元以外，第n级移位寄存器单元的第二输入端input2连接第n-1级移位寄存器单元的输出端out。
本发明实施例提供的栅极驱动电路的移位寄存器单元具有与前述实施例提供的移位寄存器单元相同的结构和有益效果，由于前述已经对其结构和有益效果进行了详细的描述，此处不再赘述。
在此基础上，在上述移位寄存器单元包括第二输入子电路60或者第九晶体管t9的情况下，如图8所示，除了最后两级移位寄存器单元以外，第n级移位寄存器单元的第三输入端input3连接第n+2级移位寄存器单元的输出端out；最后两级移位寄存器单元的第三输入端input3连接第一信号端v1。在此情况下，该栅极驱动电路可以用于正向扫描和反向扫描。
可选的，图7和图8所示的栅极驱动电路可以用于对栅线进行双边交替驱动，示例的，偶数级移位寄存器单元设置在显示面板的一侧，其用于驱动偶数行栅线；奇数级移位寄存器单元设置在显示面板的另一侧，其用于驱动奇数行栅线。
在此情况下，参见图7和图8，本发明实施例提供的栅极驱动电路中的时钟信号可以以ckbl、ckbr、ckl、ckr的形式循环，即每相邻四级移位寄存器单元接入的时钟信号为一周期，具体的，如图9所示，ckbl、ckbr、ckl、ckr的占空比均为25％，且同一时刻时钟信号ckbl、ckbr、ckl、ckr中仅有一个时钟信号为高电平。
本发明实施例提供一种显示装置，包括如图7或图8所示的栅极驱动电路。具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。
需要说明的是，该显示装置具体至少可以包括液晶显示装置和有机发光二极管显示装置，例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。