本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
背景技术：
在现有的显示装置中，像素电路中的驱动晶体管为普通的仅具有一个栅极的薄膜晶体管，不能有效降低需要提供的高电压vgh的电压值，导致充电率低。并且现有的栅极驱动电路包括的移位寄存器单元的个数需要与显示面板上设置的像素电路的行数相同，不能通过一级移位寄存器单元为至少两行像素电路分别同相应的栅极驱动信号，因此需要采用晶体管的个数多，不利于实现窄边框。
技术实现要素：
本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中不能有效降低需要提供的高电压vgh的电压值，导致充电率低，并不利于实现窄边框的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括共用模块和输出模块；
所述共用模块分别与第一时钟信号输入端、第二时钟信号输入端、输入端、复位端、第一电压输入端、第二电压输入端和上拉节点连接，用于在所述输入端、所述复位端和所述第一时钟信号输入端的控制下，控制所述上拉节点的电位；
所述输出模块分别与所述上拉节点、所述第一电压输入端、所述第二电压输入端、放噪控制端、输出控制端和2m个栅极驱动信号输出端连接，用于在所述上拉节点、所述放噪控制端和所述输出控制端的控制下，控制所述2m个栅极驱动信号输出端分别输出的栅极驱动信号；
m为大于2的整数。
实施时，所述共用模块包括上拉控制节点控制子模块和上拉节点控制子模块；
所述上拉控制节点控制子模块分别与所述输入端、所述复位端、所述第一时钟信号输入端、所述第一电压输入端、第二电压输入端和上拉控制节点连接，用于在所述输入端、所述复位端和所述第一时钟信号输入端的控制下，控制所述上拉控制节点的电位；
所述上拉节点控制子模块分别与所述上拉控制节点、所述上拉节点、所述第一时钟信号输入端、所述第二时钟信号输入端和所述第二电压输入端连接，用于在所述上拉控制节点和所述第一时钟信号输入端的控制下，控制所述上拉节点的电位。
实施时，m等于2；
所述上拉控制节点控制子模块包括：第一上拉控制节点控制晶体管，栅极与所述输入端连接，第一极与所述第一电压输入端或所述输入端连接，第二极与所述上拉控制节点连接；
第二上拉控制节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述输入端连接，第二极与所述上拉控制节点连接；
第三上拉控制节点控制晶体管，栅极与所述复位端连接，第一极与所述上拉控制节点连接，第二极与所述第二电压输入端连接；以及，
存储电容，第一端与所述上拉控制节点连接，第二端与所述上拉节点连接；
所述上拉节点控制子模块包括：第一上拉节点控制晶体管，栅极与所述上拉控制节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述上拉节点连接；
第二上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述第二电压输入端连接。
实施时，所述放噪控制端包括第三时钟信号输入端和第四时钟信号输入端，所述输出控制端包括第一时钟信号输入端；
m等于2，所述移位寄存器单元包括第一栅极驱动信号输出端、第二栅极驱动信号输出端、第三栅极驱动信号输出端和第四栅极驱动信号输出端；
所述输出模块包括：
第一输出晶体管，栅极与所述上拉节点连接，第一极与所述第一栅极驱动信号输出端连接，第二极与第四时钟信号输入端连接；
第二输出晶体管，栅极与所述上拉节点连接，第一极与第三时钟信号输入端连接，第二极与所述第二栅极驱动信号输出端连接；
第三输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述第三栅极驱动信号输出端连接；
第四输出晶体管，栅极与所述上拉节点连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第四时钟信号输入端连接；
第五输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；
第六输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一电压输入端连接，第二极与所述第三栅极驱动信号输出端连接；
第一放噪晶体管，栅极与所述第四时钟信号输入端连接，第一极与所述第二栅极驱动信号输出端连接，第二极与所述第二电压输入端连接；以及，
第二放噪晶体管，栅极与所述第三时钟信号输入端连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第二电压输入端连接。
实施时，所述放噪控制端包括第一时钟信号输入端，所述输出控制端包括第一时钟信号输入端；
m等于2，所述移位寄存器单元包括第一栅极驱动信号输出端、第二栅极驱动信号输出端、第三栅极驱动信号输出端和第四栅极驱动信号输出端；
所述输出模块包括：
第一输出晶体管，栅极与所述上拉节点连接，第一极与所述第一栅极驱动信号输出端连接，第二极与所述第四时钟信号输入端连接；
第二输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述第二栅极驱动信号输出端连接；
第三输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述第三栅极驱动信号输出端连接；
第四输出晶体管，栅极与所述上拉节点连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第四时钟信号输入端连接；
第五输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；
第六输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一电压输入端连接，第二极与所述第三栅极驱动信号输出端连接；
第一放噪晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第二栅极驱动信号输出端连接，第二极与所述第二电压输入端连接；以及，
第二放噪晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第二电压输入端连接。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：
共用模块在输入端、复位端和第一时钟信号输入端的控制下，控制上拉节点的电位；
输出模块在所述上拉节点、放噪控制端和输出控制端的控制下，控制2m个栅极驱动信号输出端分别输出的栅极驱动信号；m为大于2的整数。
实施时，所述共用模块包括上拉控制节点控制子模块和上拉节点控制子模块；
所述共用模块在输入端、复位端和第一时钟信号输入端的控制下，控制上拉节点的电位步骤包括：
所述上拉控制节点控制子模块在所述输入端、所述复位端和所述第一时钟信号输入端的控制下，控制所述上拉控制节点的电位；
所述上拉节点控制子模块在所述上拉控制节点和所述第一时钟信号输入端的控制下，控制所述上拉节点的电位。
实施时，m等于2；所述上拉控制节点控制子模块在所述输入端、所述复位端和所述第一时钟信号输入端的控制下，控制所述上拉控制节点的电位步骤包括：
在输入阶段，上拉控制节点控制子模块在输入端的控制下，控制上拉控制节点与第一电压输入端或所述输入端连接，上拉控制节点控制子模块在第一时钟信号输入端的控制下，控制将输入端接入的输入信号写入上拉控制节点；
在输出阶段，上拉控制节点控制子模块控制自举拉升所述上拉控制节点的电位；
在复位阶段，上拉控制节点控制子模块在所述复位端和所述第一时钟信号输入端的控制下对所述上拉控制节点的电位进行复位；
所述上拉节点控制子模块在所述上拉控制节点和所述第一时钟信号输入端的控制下，控制所述上拉节点的电位步骤包括：
在所述输入阶段，上拉节点控制子模块在所述上拉控制节点的控制下控制所述上拉节点与所述第二时钟信号输入端连接，上拉节点控制子模块在所述第一时钟信号输入端的控制下，控制所述上拉节点与所述第二电压输入端连接，以使得所述上拉节点的电位为第二电压；
在所述输出阶段，上拉节点控制子模块在所述上拉控制节点的控制下控制所述上拉节点与所述第二时钟信号输入端连接，以使得所述上拉节点的电位为有效电压；
在所述复位阶段，上拉节点控制子模块在所述第一时钟信号输入端的控制下，控制所述上拉节点与所述第二电压输入端连接，以对所述上拉节点的电位进行复位。
实施时，所述输出阶段包括依次设置的第一输出时间段和第二输出时间段；所述输出控制端包括第一时钟信号输入端；
所述输出模块在所述上拉节点、放噪控制端和输出控制端的控制下，控制2m个栅极驱动信号输出端分别输出的栅极驱动信号步骤包括：
在所述输入阶段和所述复位阶段，输出模块在所述第一时钟信号输入端的控制下控制第一栅极驱动信号输出端和第三栅极驱动信号输出端都与第一电压输入端连接，输出模块在所述放噪控制端的控制下控制第四栅极驱动信号输出端与第二电压输入端连接，输出模块在放噪控制端的控制下控制第二栅极驱动信号输出端与所述第二电压输入端连接，以使得第一栅极驱动信号输出端和第三栅极驱动信号输出端都输出第一电压，并使得第二栅极驱动信号输出端和第四栅极驱动信号输出端都输出第二电压；
在所述第一输出时间段，输出模块在所述上拉节点的控制下控制第一栅极驱动信号输出端与第四时钟信号输入端连接，控制第二栅极驱动信号输出端与第三时钟信号输入端连接，控制第四栅极驱动信号输出端与所述第四时钟信号输入端连接，控制所述第三栅极驱动信号输出端与所述第三时钟信号输入端连接，输出模块在第三时钟信号输入端的控制下控制所述第四栅极驱动信号输出端与所述第二电压输入端连接，以使得第一栅极驱动信号输出端和第四栅极驱动信号输出端都输出第二电压，第二栅极驱动信号输出端和第三栅极驱动信号输出端都输出第一电压；
在所述第二输出时间段，输出模块在所述上拉节点的控制下控制第一栅极驱动信号输出端与第四时钟信号输入端连接，控制第二栅极驱动信号输出端与第三时钟信号输入端连接，控制第四栅极驱动信号输出端与所述第四时钟信号输入端连接，控制所述第三栅极驱动信号输出端与所述第三时钟信号输入端连接，输出模块在第三时钟信号输入端的控制下控制所述第四栅极驱动信号输出端与所述第二电压输入端连接，以使得第一栅极驱动信号输出端和第四栅极驱动信号输出端都输出第一电压，第二栅极驱动信号输出端和第三栅极驱动信号输出端都输出第二电压。
本发明还提供了一种栅极驱动电路，包括多个级联的上述的移位寄存器单元；
所述栅极驱动电路包括的前一级移位寄存器单元的输入端接入相应的输入信号，所述栅极驱动电路包括的最后一级移位寄存器单元的复位端接入相应的复位信号；
第a级移位寄存器单元的输入端与第a-1级移位寄存器单元包括的第2m栅极驱动信号输出端连接；
第b级移位寄存器单元的复位端与第b+1级移位寄存器单元包括的第二栅极驱动信号输出端连接；
a为大于1的整数，m为大于1的整数，b为正整数，b小于所述栅极驱动电路包括的移位寄存器单元的级数。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
实施时，本发明所述的显示装置还包括显示基板和设置于所述显示基板上的阵列排布的像素单元，所述像素单元包括开关晶体管；
所述开关晶体管为双栅晶体管；
第n级移位寄存器单元包括的第一栅极驱动信号输出端与第2n-1行像素单元包括的开关晶体管的第一栅极连接，所述第n级移位寄存器单元包括的第二栅极驱动信号输出端与第2n-1行像素单元包括的开关晶体管的第二栅极连接；
所述第n级移位寄存器单元包括的第三栅极驱动信号输出端与第2n行像素单元包括的开关晶体管的第一栅极连接，所述第n级移位寄存器单元包括的第四栅极驱动信号输出端与第2n行像素单元包括的开关晶体管的第二栅极连接，n为正整数。
与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置采用共用模块和输出模块，可以为至少两行像素电路中的驱动晶体管的第一栅极和第二栅极分别提供相应的栅极驱动信号，本发明实施例所述的移位寄存器单元采用的晶体管的个数少，利于实现窄边框；并且，本发明实施例所述的移位寄存器单元可以为像素电路中的双栅驱动晶体管的顶栅和底栅分别提供相应的栅极驱动信号，可以减小需要提供的高电压vgh的电压值，提升充电率。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2是本发明另一实施例所述的移位寄存器单元的结构图；
图3是本发明所述的移位寄存器单元的第一具体实施例的电路图；
图4是本发明所述的移位寄存器单元的第一具体实施例的工作时序图；
图5是本发明所述的移位寄存器单元的第二具体实施例的电路图；
图6是本发明所述的移位寄存器单元的第三具体实施例的电路图；
图7是当m等于2时，本发明实施例所述的栅极驱动电路包括的相邻两级移位寄存器单元之间的级联关系示意图；
图8是开关晶体管的顶栅和底栅的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
本发明实施例移位寄存器单元包括共用模块和输出模块；
所述共用模块分别与第一时钟信号输入端、第二时钟信号输入端、输入端、复位端、第一电压输入端、第二电压输入端和上拉节点连接，用于在所述输入端、所述复位端和所述第一时钟信号输入端的控制下，控制所述上拉节点的电位；
所述输出模块分别与所述上拉节点、所述第一电压输入端、所述第二电压输入端、放噪控制端、输出控制端和2m个栅极驱动信号输出端连接，用于在所述上拉节点、所述放噪控制端和所述输出控制端的控制下，控制所述2m个栅极驱动信号输出端分别输出的栅极驱动信号；
m为大于2的整数。
本发明实施例所述的移位寄存器单元采用共用模块和输出模块，可以为至少两行像素电路中的驱动晶体管的第一栅极和第二栅极分别提供相应的栅极驱动信号，本发明实施例所述的移位寄存器单元采用的晶体管的个数少，利于实现窄边框。
并且，本发明实施例所述的移位寄存器单元可以为像素电路中的双栅驱动晶体管的顶栅和底栅分别提供相应的栅极驱动信号，可以减小需要提供的高电压vgh的电压值，提升充电率。
在具体实施时，所述第一电压输入端可以为高电压输入端，所述第二电压输入端可以为低电压输入端，但不以此为限。
在本发明实施例中，所述像素电路包括的驱动晶体管为双栅晶体管，该双栅晶体管包括第一栅极和第二栅极，其中，
在一种情况下，所述第一栅极对应于p沟道，所述第二栅极对应于n沟道；
在另一种情况下，所述第一栅极对应于n沟道，所述第二栅极对应于p沟道。
在实际操作时，所述第一栅极可以为顶栅，所述第二栅极可以为底栅。
并且，在实际操作时，所述第一栅极和所述第二栅极也可以都对应于p沟道，或者，所述第一栅极和所述第二栅极也可以都对应于n沟道，并不以此为限。
在具体实施时，所述像素电路中的驱动晶体管采用双栅晶体管，可以减小需要提供的高电压vgh的电压值，提升充电率。
下面以m等于2为例来说明本发明所述的移位寄存器单元。
如图1所示，本发明实施例所述的移位寄存器单元包括共用模块11和输出模块12；
所述共用模块11分别与第一时钟信号输入端clkm、第二时钟信号输入端clkn、输入端input、复位端reset、高电压输入端、低电压输入端和上拉节点pu连接，用于在所述输入端input、所述复位端reset和所述第一时钟信号输入端clkm的控制下，控制所述上拉节点pu的电位；所述高电压输入端用于输入高电压vgh，所述低电压输入端用于输入低电压vgl；
所述输出模块12分别与所述上拉节点pu、所述高电压输入端、所述低电压输入端、第三时钟信号输入端clk、第四时钟信号输入端clkb、放噪控制端(在本实施例中，所述放噪控制端包括第三时钟信号输入端clk和第四时钟信号输入端clkb)、输出控制端(在本实施例中，输出控制端包括第一时钟信号输入端clkm)、第一栅极驱动信号输出端output_n’、第二栅极驱动信号输出端output_n、第三栅极驱动信号输出端output_n+1’连接和第四栅极驱动信号输出端output_n+1，用于在所述上拉节点pu、第三时钟信号输入端clk、第四时钟信号输入端clkb和所述第一时钟信号输入端clkm的控制下，控制所述第一栅极驱动信号输出端output_n’输出的第一栅极驱动信号、所述第二栅极驱动信号输出端output_n输出的第二栅极驱动信号、所述第三栅极驱动信号输出端output_n+1’输出的第三栅极驱动信号，以及所述第四栅极驱动信号输出端output_n+1输出的第四栅极驱动信号。
其中，output_n’可以为第n行像素电路包括的驱动晶体管的第一栅极提供相应的栅极驱动信号，output_n可以为第n行像素电路包括的驱动晶体管的第二栅极提供相应的栅极驱动信号，output_n+1可以为第n+1行像素电路包括的驱动晶体管的第二栅极提供相应的栅极驱动信号，output_n+1’可以为第n+1行像素电路包括的驱动晶体管的第一栅极提供相应的栅极驱动信号，但不以此为限；n为正整数。
如图2所示，在图1所示的移位寄存器单元的实施例的基础上，所述共用模块11可以包括上拉控制节点控制子模块111和上拉节点控制子模块112；
所述上拉控制节点控制子模块111分别与所述输入端input、所述复位端reset、所述第一时钟信号输入端clkm、所述高电压输入端、所述低电压输入端
和上拉控制节点pucn连接，用于在所述输入端input、所述复位端reset和所述第一时钟信号输入端clkm的控制下，控制所述上拉控制节点pucn的电位；
所述上拉节点控制子模块112分别与所述上拉控制节点pucn、所述上拉节点pu、所述第一时钟信号输入端clkm、所述第二时钟信号输入端clkn和所述低电压输入端连接，用于在所述上拉控制节点pucn和所述第一时钟信号输入端clkm的控制下，控制所述上拉节点pu的电位。
本发明如图2所示的移位寄存器单元的实施例在工作时，
在输入阶段，上拉控制节点控制子模块111在输入端input的控制下，控制上拉控制节点pucn与高电压输入端或所述输入端input连接，上拉控制节点控制子模块11在第一时钟信号输入端clkm的控制下，控制将输入端input接入的输入信号写入上拉控制节点pucn；上拉节点控制子模块112在所述上拉控制节点pucn的控制下控制所述上拉节点pu与所述第二时钟信号输入端clkn连接，上拉节点控制子模块112在所述第一时钟信号输入端clkm的控制下，控制所述上拉节点pu与所述低电压输入端连接，以使得所述上拉节点pu的电位为低电压vgl；输出模块12在所述第一时钟信号输入端clkm的控制下控制第一栅极驱动信号输出端output_n’和第三栅极驱动信号输出端output_n+1’都接入高电压vgh，输出模块12在所述第一时钟信号输入端clkm的控制下控制第四栅极驱动信号输出端output_n+1接入低电压vgl，输出模块12在第四时钟信号输入端clkb的控制下控制第二栅极驱动信号输出端output_n接入低电压vgl，以使得第一栅极驱动信号输出端output_n’和第三栅极驱动信号输出端output_n+1’都输出高电压vgh，并使得第二栅极驱动信号输出端output_n和第四栅极驱动信号输出端output_n+1都输出低电压vgl；
在输出阶段包括的第一输出时间段，上拉控制节点控制子模块111控制自举拉升所述上拉控制节点pucn的电位；上拉节点控制子模块112在所述上拉控制节点pucn的控制下控制所述上拉节点pu与所述第二时钟信号输入端clkn连接，以使得所述上拉节点pu的电位为有效电压；输出模块在所述上拉节点pu的控制下控制第一栅极驱动信号输出端output_n’与第四时钟信号输入端clkb连接，控制第二栅极驱动信号输出端output_n与第三时钟信号输入端clk连接，控制第四栅极驱动信号输出端output_n+1与所述第四时钟信号输入端clkb连接，控制所述第三栅极驱动信号输出端output_n+1’与所述第三时钟信号输入端clk连接，输出模块在第三时钟信号输入端clk的控制下控制所述第四栅极驱动信号输出端ooutput_n+1接入低电压vgl，以使得第一栅极驱动信号输出端output_n’和第四栅极驱动信号输出端output_n+1都输出低电压vgl，并使得第二栅极驱动信号输出端output_n和第三栅极驱动信号输出端output_n+1’都输出高电压vgh；
在输出阶段包括的第二输出时间段，上拉控制节点控制子模块111控制自举拉升所述上拉控制节点pucn的电位；上拉节点控制子模块112在所述上拉控制节点pucn的控制下控制所述上拉节点pu与所述第二时钟信号输入端clkn连接，以使得所述上拉节点pu的电位为有效电压；输出模块12在所述上拉节点pu的控制下控制第一栅极驱动信号输出端output_n’与第四时钟信号输入端clkb连接，控制第二栅极驱动信号输出端output_n与第三时钟信号输入端clk连接，控制第四栅极驱动信号输出端output_n+1与所述第四时钟信号输入端clkb连接，控制所述第三栅极驱动信号输出端output_n+1’与所述第三时钟信号输入端clk连接，输出模块12在第三时钟信号输入端clk的控制下控制所述第四栅极驱动信号输出端output_n+1接入低电压vgl，以使得第一栅极驱动信号输出端output_n’和第四栅极驱动信号输出端output_n+1都输出高电压vgh，并使得第二栅极驱动信号输出端output_n和第三栅极驱动信号输出端output_n+1’都输出低电压vgl；
在复位阶段，上拉控制节点控制子模块111在所述复位端reset和所述第一时钟信号输入端clkm的控制下对所述上拉控制节点pucn的电位进行复位；上拉节点控制子模块112在所述第一时钟信号输入端clkm的控制下，控制所述上拉节点pu接入低电压vgl，以对所述上拉节点pu的电位进行复位；输出模块12在所述第一时钟信号输入端clkm的控制下控制第一栅极驱动信号输出端output_n’和第三栅极驱动信号输出端output_n+1’都接入高电压vgh，输出模块12在所述第一时钟信号输入端clkm的控制下控制第四栅极驱动信号输出端output_n+1接入低电压vgl，输出模块12在第四时钟信号输入端clkb的控制下控制第二栅极驱动信号输出端output_n接入低电压vgl，以使得第一栅极驱动信号输出端output_n’和第三栅极驱动信号输出端output_n+1’都输出高电压vgh，并使得第二栅极驱动信号输出端output_n和第四栅极驱动信号输出端output_n+1都输出低电压vgl。
所述有效电压指的为能够使得栅极与所述上拉节点pu连接的输出晶体管导通的电压，在图3所示的第一具体实施例、图5所示的第二具体实施例和图6所示的第三具体实施例中，所述输出晶体管包括第一输出晶体管、第二输出晶体管、第三输出晶体管和第四输出晶体管，当如上输出晶体管为n型晶体管时，所述有效电压可以为高电压；当如上输出晶体管为p型晶体管时，所述有效电压可以为低电压。
具体的，m可以等于2；
所述上拉控制节点控制子模块包括：第一上拉控制节点控制晶体管，栅极与所述输入端连接，第一极与所述第一电压输入端或所述输入端连接，第二极与所述上拉控制节点连接；
第二上拉控制节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述输入端连接，第二极与所述上拉控制节点连接；
第三上拉控制节点控制晶体管，栅极与所述复位端连接，第一极与所述上拉控制节点连接，第二极与所述第二电压输入端连接；以及，
存储电容，第一端与所述上拉控制节点连接，第二端与所述上拉节点连接；
所述上拉节点控制子模块包括：第一上拉节点控制晶体管，栅极与所述上拉控制节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述上拉节点连接；
第二上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述第二电压输入端连接。
根据一种具体实施方式，所述放噪控制端包括第三时钟信号输入端和第四时钟信号输入端，所述输出控制端包括第一时钟信号输入端；
m等于2，所述移位寄存器单元包括第一栅极驱动信号输出端、第二栅极驱动信号输出端、第三栅极驱动信号输出端和第四栅极驱动信号输出端；
所述输出模块包括：
第一输出晶体管，栅极与所述上拉节点连接，第一极与所述第一栅极驱动信号输出端连接，第二极与所述第四时钟信号输入端连接；
第二输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述第二栅极驱动信号输出端连接；
第三输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述第三栅极驱动信号输出端连接；
第四输出晶体管，栅极与所述上拉节点连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第四时钟信号输入端连接；
第五输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；
第六输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一电压输入端连接，第二极与所述第三栅极驱动信号输出端连接；
第一放噪晶体管，栅极与所述第四时钟信号输入端连接，第一极与所述第二栅极驱动信号输出端连接，第二极与所述第二电压输入端连接；以及，
第二放噪晶体管，栅极与所述第三时钟信号输入端连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第二电压输入端连接。
根据另一种具体实施方式，所述放噪控制端包括第一时钟信号输入端，所述输出控制端包括第一时钟信号输入端；
m等于2，所述移位寄存器单元包括第一栅极驱动信号输出端、第二栅极驱动信号输出端、第三栅极驱动信号输出端和第四栅极驱动信号输出端；
所述输出模块包括：
第一输出晶体管，栅极与所述上拉节点连接，第一极与所述第一栅极驱动信号输出端连接，第二极与所述第四时钟信号输入端连接；
第二输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述第二栅极驱动信号输出端连接；
第三输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述第三栅极驱动信号输出端连接；
第四输出晶体管，栅极与所述上拉节点连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第四时钟信号输入端连接；
第五输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；
第六输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一电压输入端连接，第二极与所述第三栅极驱动信号输出端连接；
第一放噪晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第二栅极驱动信号输出端连接，第二极与所述第二电压输入端连接；以及，
第二放噪晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第二电压输入端连接。
下面通过三个具体实施例来说明本发明所述的移位寄存器单元。
如图3所示，本发明所述的移位寄存器单元的第一具体实施包括共用模块和输出模块12；在本发明所述的移位寄存器单元的第一具体实施例中，m等于2；
所述共用模块包括上拉控制节点控制子模块111和上拉节点控制子模块112；
所述上拉控制节点控制子模块111包括：第一上拉控制节点控制晶体管m1，栅极与所述输入端input连接，漏极与高电压输入端连接，源极与所述上拉控制节点pucn连接；所述高电压输入端用于输入高电压vgh；
第二上拉控制节点控制晶体管m5，栅极与所述第一时钟信号输入端clkm连接，漏极与所述输入端input连接，第二极与所述上拉控制节点pucn连接；
第三上拉控制节点控制晶体管m2，栅极与所述复位端reset连接，漏极与所述上拉控制节点pucn连接，源极与低电压输入端连接；以及，
存储电容c1，第一端与所述上拉控制节点pucn连接，第二端与所述上拉节点pu连接；
所述上拉节点控制子模块112包括：第一上拉节点控制晶体管m3，栅极与所述上拉控制节点pucn连接，漏极与所述第二时钟信号输入端clkn连接，源极与所述上拉节点pu连接；
第二上拉节点控制晶体管m11，栅极与所述第一时钟信号输入端clkm连接，漏极与所述上拉节点pu连接，源极与所述低电压输入端连接；
所述低电压输入端用于输入低电压vgl；
所述放噪控制端包括第三时钟信号输入端clk和第四时钟信号输入端clkb，所述输出控制端包括第一时钟信号输入端clkm；
所述移位寄存器单元包括第一栅极驱动信号输出端output_n’、第二栅极驱动信号输出端output_n、第三栅极驱动信号输出端output_n+1’和第四栅极驱动信号输出端output_n+1；
所述输出模块12包括：
第一输出晶体管m7，栅极与所述上拉节点pu连接，漏极与所述第一栅极驱动信号输出端output_n’连接，源极与所述第四时钟信号输入端clkb连接；
第二输出晶体管m4，栅极与所述上拉节点pu连接，漏极与所述第三时钟信号输入端clk连接，源极与所述第二栅极驱动信号输出端output_n连接；
第三输出晶体管m9，栅极与所述上拉节点pu连接，漏极与所述第三时钟信号输入端clk连接，源极与所述第三栅极驱动信号输出端output_n+1’连接；
第四输出晶体管m0，栅极与所述上拉节点pu连接，漏极与所述第四栅极驱动信号输出端output_n+1连接，源极与所述第四时钟信号输入端clkb连接；
第五输出晶体管m10，栅极与所述第一时钟信号输入端clkm连接，漏极与所述第一栅极驱动信号输出端output_n’连接，源极与所述高电压输入端连接；所述高电压输入端用于输入高电压vgh；
第六输出晶体管m12，栅极与第一时钟信号输入端clkm连接，漏极与所述高电压输入端连接，源极与所述第三栅极驱动信号输出端output_n+1’连接；
第一放噪晶体管m6，栅极与所述第四时钟信号输入端clkb连接，漏极与所述第二栅极驱动信号输出端output_n连接，源极与所述低电压输入端连接；以及，
第二放噪晶体管m8，栅极与所述第三时钟信号输入端clk连接，漏极与所述第四栅极驱动信号输出端out连接，源极与所述低电压输入端连接。
在图3所示的第一具体实施例中，所有的晶体管都为n型晶体管，但不以此为限。
如图4所示，本发明如图3所示的移位寄存器单元的第一具体实施例在工作时，
在输入阶段s1，input和clkm都输入高电压，reset输入低电压，clkn输入低电压，m1和m5都打开，以使得pucn的电位变为高电压；m3打开，以使得pu与clkn连接，pu的电位为低电压；由于clkm输入高电压，使得m10和m12都打开，以使得outputn’和output_n+1’都输出高电压；clkb输入高电压，m6和m8都打开，以维持output_n和output_n+1都输出低电压vgl；
在输出阶段s2包括的第一输出时间段s21，input和reset都输入低电压，clkn输入高电压，clkm输入低电压，clk输入高电压，clkb输入低电压，c1自举拉升pucn的电位；m3打开，以使得pu的电位为高电压，m7、m4、m0和m9都打开，以使得output_n’与clkb连接，控制output_n与连接，控制output_n+1与clkb连接，控制output_n+1’与clk连接，m8打开，m6关闭，以使得output_n+1接入低电压vgl，此时第一栅极驱动信号输出端output_n’和第四栅极驱动信号输出端output_n+1都输出低电压，并使得第二栅极驱动信号输出端output_n和第三栅极驱动信号输出端output_n+1’都输出高电压；
在输出阶段s2包括的第二输出时间段，input和reset都输入低电压，clkn输入高电压，clkm输入低电压，clk输入低电压，clkb输入高电压，c1自举拉升pucn的电位；m3打开，以使得pu的电位为高电压，m7、m4、m0和m9都打开，以使得output_n’与clkb连接，控制output_n与连接，控制output_n+1与clkb连接，控制output_n+1’与clk连接，m6打开，m8关闭，使得output_n输出低电压vgl，此时第一栅极驱动信号输出端output_n’和第四栅极驱动信号输出端output_n+1都输出高电压，并使得第二栅极驱动信号输出端output_n和第三栅极驱动信号输出端output_n+1’都输出低电压；
在复位阶段s3，reset输入高电压，input输入低电压，clkn输入低电压，clkm输入高电压，clk输入高电压，clkb输入低电压，m2打开，已将pu的电位拉低为低电压vgl，m11打开，以将pu的电位拉低为低电压vgl，在clkm的控制下，output_n’和output_n+1’都接入高电压vgh，在clk的控制下，output_n+1接入低电压vgl，在clkb的控制下，output_n接入低电压vgl，以使得第一栅极驱动信号输出端output_n’和第三栅极驱动信号输出端output_n+1’都输出高电压vgh，并使得第二栅极驱动信号输出端output_n和第四栅极驱动信号输出端output_n+1都输出低电压vgl；
在输出截止保持阶段s4的50％时间内，clkm输入高电压，当clkm输入高电压时，通过m5、m11保持对pucn、pu的去噪功能，并通过m10、m12使得output_n’、output_n+1’持续输出高电压，并在s4的一半的时间内，clk输入高电压，此时通过m8使得output_n+1输出低电压；在s4的另一半时间内，clkb输入高电压，此时通过m6使得output_n输出低电压。
如图4所示，clkm输入的第一时钟信号与clkn输入的第二时钟信号相互反相，clk输入的第三时钟信号与clkb输入的第四时钟信号相互反相，第一时钟信号的频率为第三时钟信号的频率的一半。
图5是本发明所述的移位寄存器单元的第二具体实施例的电路图。该第二具体实施例与图3所示的移位寄存器单元的第一具体实施例的区别在于：
m6的栅极和m8的栅极改为与clkm连接，也即放噪控制端包括第一时钟信号输入端clkm连接；
本发明如图5所示的移位寄存器单元的第二具体实施例的去噪效果与该第一具体实施例一样，与该第一具体实施例相比优点在于可以减小第三时钟信号输入端clk上的电容和第四时钟信号输入端clkb上的电容(第三时钟信号的频率和第四时钟信号的频率比第一时钟信号的频率高)，因此可以降低移位寄存器单元的功耗，同时也可以降低各栅极驱动信号输出端输出的栅极驱动信号的上升沿时间和下降沿时间。
图6是本发明所述的移位寄存器单元的第三具体实施例的电路图。该第三具体实施例与图3所示的移位寄存器单元的第一具体实施例的区别在于：
m1的漏极改为与输入端input连接。
本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：
共用模块在输入端、复位端和第一时钟信号输入端的控制下，控制上拉节点的电位；
输出模块在所述上拉节点、放噪控制端和输出控制端的控制下，控制2m个栅极驱动信号输出端分别输出的栅极驱动信号；m为大于2的整数。
本发明实施例所述的移位寄存器单元的驱动方法采用共用模块和输出模块，可以为至少两行像素电路中的驱动晶体管的第一栅极和第二栅极分别提供相应的栅极驱动信号，本发明实施例所述的移位寄存器单元的驱动方法应用于的移位寄存器单元采用的晶体管的个数少，利于实现窄边框。
具体的，所述共用模块可以包括上拉控制节点控制子模块和上拉节点控制子模块；
所述共用模块在输入端、复位端和第一时钟信号输入端的控制下，控制上拉节点的电位步骤包括：
所述上拉控制节点控制子模块在所述输入端、所述复位端和所述第一时钟信号输入端的控制下，控制所述上拉控制节点的电位；
所述上拉节点控制子模块在所述上拉控制节点和所述第一时钟信号输入端的控制下，控制所述上拉节点的电位。
具体的，m可以等于2；所述上拉控制节点控制子模块在所述输入端、所述复位端和所述第一时钟信号输入端的控制下，控制所述上拉控制节点的电位步骤可以包括：
在输入阶段，上拉控制节点控制子模块在输入端的控制下，控制上拉控制节点与第一电压输入端或所述输入端连接，上拉控制节点控制子模块在第一时钟信号输入端的控制下，控制将输入端接入的输入信号写入上拉控制节点；
在输出阶段，上拉控制节点控制子模块控制自举拉升所述上拉控制节点的电位；
在复位阶段，上拉控制节点控制子模块在所述复位端和所述第一时钟信号输入端的控制下对所述上拉控制节点的电位进行复位；
所述上拉节点控制子模块在所述上拉控制节点和所述第一时钟信号输入端的控制下，控制所述上拉节点的电位步骤可以包括：
在所述输入阶段，上拉节点控制子模块在所述上拉控制节点的控制下控制所述上拉节点与所述第二时钟信号输入端连接，上拉节点控制子模块在所述第一时钟信号输入端的控制下，控制所述上拉节点与所述第二电压输入端连接，以使得所述上拉节点的电位为第二电压；
在所述输出阶段，上拉节点控制子模块在所述上拉控制节点的控制下控制所述上拉节点与所述第二时钟信号输入端连接，以使得所述上拉节点的电位为有效电压；
在所述复位阶段，上拉节点控制子模块在所述第一时钟信号输入端的控制下，控制所述上拉节点与所述第二电压输入端连接，以对所述上拉节点的电位进行复位。
具体的，所述输出阶段可以包括依次设置的第一输出时间段和第二输出时间段；所述输出控制端包括第一时钟信号输入端；
所述输出模块在所述上拉节点、放噪控制端和输出控制端的控制下，控制2m个栅极驱动信号输出端分别输出的栅极驱动信号步骤可以包括：
在所述输入阶段和所述复位阶段，输出模块在所述第一时钟信号输入端的控制下控制第一栅极驱动信号输出端和第三栅极驱动信号输出端都与第一电压输入端连接，输出模块在所述放噪控制端的控制下控制第四栅极驱动信号输出端与第二电压输入端连接，输出模块在放噪控制端的控制下控制第二栅极驱动信号输出端与所述第二电压输入端连接，以使得第一栅极驱动信号输出端和第三栅极驱动信号输出端都输出第一电压，并使得第二栅极驱动信号输出端和第四栅极驱动信号输出端都输出第二电压；
在所述第一输出时间段，输出模块在所述上拉节点的控制下控制第一栅极驱动信号输出端与第四时钟信号输入端连接，控制第二栅极驱动信号输出端与第三时钟信号输入端连接，控制第四栅极驱动信号输出端与所述第四时钟信号输入端连接，控制所述第三栅极驱动信号输出端与所述第三时钟信号输入端连接，输出模块在第三时钟信号输入端的控制下控制所述第四栅极驱动信号输出端与所述第二电压输入端连接，以使得第一栅极驱动信号输出端和第四栅极驱动信号输出端都输出第二电压，第二栅极驱动信号输出端和第三栅极驱动信号输出端都输出第一电压，
在所述第二输出时间段，输出模块在所述上拉节点的控制下控制第一栅极驱动信号输出端与第四时钟信号输入端连接，控制第二栅极驱动信号输出端与第三时钟信号输入端连接，控制第四栅极驱动信号输出端与所述第四时钟信号输入端连接，控制所述第三栅极驱动信号输出端与所述第三时钟信号输入端连接，输出模块在第三时钟信号输入端的控制下控制所述第四栅极驱动信号输出端与所述第二电压输入端连接，以使得第一栅极驱动信号输出端和第四栅极驱动信号输出端都输出第一电压，第二栅极驱动信号输出端和第三栅极驱动信号输出端都输出第二电压。
本发明实施例所述的栅极驱动电路可以包括多个级联的上述的移位寄存器单元；
所述栅极驱动电路包括的第一级移位寄存器单元的输入端接入相应的输入信号，所述栅极驱动电路包括的最后一级移位寄存器单元的复位端分别接入相应的复位信号；
第a级移位寄存器单元的输入端与第a-1级移位寄存器单元包括的第2m栅极驱动信号输出端连接；
第b级移位寄存器单元的复位端与第b+1级移位寄存器单元包括的第二栅极驱动信号输出端连接；
a为大于1的整数，m为大于1的整数，b为正整数，b小于所述栅极驱动电路包括的移位寄存器单元的级数。
图7示出了当m等于2时，本发明实施例所述的栅极驱动电路包括的相邻两级移位寄存器单元之间的级联关系。
如图7所示，标号为goan的为第n级移位寄存器单元，标号为goan+1的为第n+1级移位寄存器单元；n为正整数；
在图7中，标号为output_n’的为goan包括的第一栅极驱动信号输出端，标号为output_n的为goan包括的第二栅极驱动信号输出端，标号为output_n+1’的为goan包括的第三栅极驱动信号输出端，标号为output_n+1的为goan包括的第四栅极驱动信号输出端；
标号为output_n+2’的为goan+1包括的第一栅极驱动信号输出端，标号为output_n+2的为goan+1包括的第二栅极驱动信号输出端，标号为output_n+3’的为goan+1包括的第三栅极驱动信号输出端，标号为output_n+3的为goan+1包括的第四栅极驱动信号输出端；
goan的复位端resetn与outputn+2连接，goan+1的输入端inputn+1与outputn+1连接。并且，在图7中，标号为tk2n-1的为第2n-1行像素单元包括的开关晶体管，标号为tk2n的为第2n行像素单元包括的开关晶体管，标号为tk2n+1的为第2n+1行像素单元包括的开关晶体管，标号为tk2n+2的为第2n+2行像素单元包括的开关晶体管；
tk2n-1、tk2n、tk2n+1和tk2n+2都为双栅晶体管；
outputn’与tk2n-1的第一栅极连接，tk2n-1的第一栅极为tk2n-1的顶栅；
outputn与tk2n-1的第二栅极连接，tk2n-1的第二栅极为tk2n-1的底栅；
outputn+1’与tk2n的第一栅极连接，tk2n的第一栅极为tk2n的顶栅；
outputn+1与tk2n的第二栅极连接，tk2n的第二栅极为tk2n的底栅；
outputn+2’与tk2n+1的第一栅极连接，tk2n+1的第一栅极为tk2n+1的顶栅；
outputn+2与tk2n+1的第二栅极连接，tk2n+1的第二栅极为tk2n+1的底栅；
outputn+3’与tk2n+2的第一栅极连接，tk2n+2的第一栅极为tk2n+2的顶栅；
outputn+3与tk2n+2的第二栅极连接，tk2n+2的第二栅极为tk2n+2的底栅。
在图7中，标号为data的为数据线，标号为cs1的为第一电容，标号为cs2的为第二电容，标号为cs3的为第三电容，标号为cs4的为第四电容，标号为vcom的为公共电极电压。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
具体的，本发明实施例所述的显示装置还包括显示基板和设置于所述显示基板上的阵列排布的像素单元，所述像素单元包括开关晶体管；
所述开关晶体管为双栅晶体管；
第n级移位寄存器单元包括的第一栅极驱动信号输出端与第2n-1行像素单元包括的开关晶体管的第一栅极连接，所述第n级移位寄存器单元包括的第二栅极驱动信号输出端与第2n-1行像素单元包括的开关晶体管的第二栅极连接；
所述第n级移位寄存器单元包括的第三栅极驱动信号输出端与第2n行像素单元包括的开关晶体管的第一栅极连接，所述第n级移位寄存器单元包括的第四栅极驱动信号输出端与第2n行像素单元包括的开关晶体管的第二栅极连接，n为正整数。
如图8所示，所述驱动晶体管包括顶栅tg和底栅bg，当tg接入低电压并bg接入高电压时，所述驱动晶体管打开。在图8中，标号为pixel的为像素，标号为data的为数据线。
本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。