一种像素电路和显示装置的制作方法

本发明实施例涉及显示技术领域，尤其涉及一种像素电路和显示装置。

背景技术：

随着显示技术的发展，有机发光显示装置得到越来越广泛的应用。

有机发光显示装置中包括多个像素电路，针对不同的场景对有机发光显示装置的驱动频率不同，现有像素电路的设计在驱动频率改变时，像素电路中的存储电容会出现充放电不足和保持能力差等问题，最终影响显示效果。

技术实现要素：

本发明提供一种像素电路和显示装置，以实现兼容多个驱动频率，进而使得在驱动频率改变时，像素电路中的存储电容可以发生相应调整，避免出现存储电容充放电不足和电荷保持能力差的问题，提升显示效果。

第一方面，本发明实施例提供了一种像素电路，包括数据电压写入模块、驱动模块、发光模块；还包括存储模块，存储模块包括串联的至少两个第一电容；数据电压写入模块用于向驱动模块写入数据电压；

存储模块用于存储数据电压，存储模块用于若以第一驱动频率驱动发光模块发光，存储模块的电容值被设定为第一电容值；若以第二驱动频率驱动发光模块，存储模块的电容值被设定为第二电容值；

其中，第一驱动频率大于第二驱动频率，第一电容值小于第二电容值；驱动模块用于根据数据电压驱动发光模块发光。通过设置像素电路中的存储模块包括至少两个串联的第一电容，并根据驱动频率的大小调整接入像素电路的存储模块的电容值大小，最终达到了兼容多个驱动频率，提高显示装置的显示效果，给用户带来更佳体验的效果。

可选的，数据电压写入模块包括输入端、输出端和控制端，驱动模块包括输入端、输出端和控制端，存储模块包括第一端和第二端，至少两个第一电容串联在存储模块的第一端和第二端之间，存储模块的第一端与驱动模块的控制端电连接，存储模块的第二端与驱动模块的输入端或驱动模块的输出端电连接；

存储模块还包括与第一电容一一对应的第一晶体管，存储模块中每个第一电容的第一极通过对应的第一晶体管与存储模块的第一端电连接，后一个第一电容的第一极与前一个第一电容的第二极电连接，最后一个第一电容的第二极与存储模块的第二端电连接；

第一晶体管的栅极与像素电路的不同控制端电连接。通过向第一晶体管的栅极输入不同的控制信号，可以控制存储模块接入像素电路中串联的电容个数，进而调节存储模块的电容值的大小。

可选的，存储模块还包括至少一个第二电容，每个第二电容与任一第一晶体管并联连接。通过设置存储模块还包括至少一个第二电容，每个第二电容与任一第一晶体管并联连接，在存储模块中形成第一电容和第二电容的串并联结构，扩大存储模块的电容值范围，通过设置存储电容组还包括至少一个第二电容，每个第二电容与任一第一晶体管并联连接，可以使显示装置兼容更多个驱动频率。。

可选的，同一时刻与第一电容组一一对应的第一晶体管中的一个导通，进而可以控制存储模块中串联的第一电容的个数，实现根据驱动频率有效地调节存储模块的电容值，进而实现根据驱动频率调节存储模块的电容值，进而提高显示效果。

可选的，数据电压写入模块包括第二晶体管，驱动模块包括第三晶体管，第二晶体管的栅极与像素电路的第一扫描信号输入端电连接，第二晶体管的第一极与像素电路的数据信号输入端电连接，第二晶体管的第二极与第三晶体管的栅极电连接；

第三晶体管的第一极与像素电路的第一电压信号输入端电连接，第三晶体管的第二极与发光模块的第一极连接，发光模块的第二极与像素电路的第二电压信号输入端电连接；

第三晶体管的栅极作为驱动模块的控制端，与存储模块的第一端电连接，第三晶体管的第一极作为驱动模块的输入端，与存储模块的第二端电连接。

可选的，像素电路还包括发光控制模块和补偿模块；发光控制模块用于控制驱动信号输入发光模块，以控制发光模块发光；补偿模块用于补偿写入驱动模块的数据电压。通过设置该发光控制模块，可以对发光模块进行有效控制，进而可以实现在除发光阶段以外的阶段，控制发光模块不发光，在发光阶段，控制发光模块发光。通过补偿模块对写入驱动模块的数据电压进行补偿，可以消除由于驱动模块阈值电压变化带来的显示不均匀的问题，进而提升显示装置的性能。

可选的，数据电压写入模块包括第四晶体管，驱动模块包括第五晶体管，发光控制模块包括第六晶体管，补偿模块包括第七晶体管；

第四晶体管的栅极与像素电路的第二扫描信号输入端电连接，第四晶体管的第一极与像素电路的数据电压输入端电连接，第四晶体管的第二极连接至第五晶体管的第一极；

第五晶体管的第一极通过第六晶体管与像素电路的第一电压信号输入端电连接，第五晶体管的第二极连接至发光模块的一端，发光模块的另一端与像素电路的第二电压信号输入端电连接，第五晶体管的栅极与存储模块的第一端电连接，存储模块的第二端连接至像素电路的第一电压信号输入端，第六晶体管的栅极与像素电路的发光控制信号输入端电连接；

第七晶体管的栅极与像素电路的第二扫描信号输入端电连接，第七晶体管的第一极与第五晶体管的第二极电连接，第七晶体管的第二极连接至第五晶体管的栅极。

可选的，像素电路还包括初始化模块，初始化模块通过补偿模块与发光模块的第一端电连接，以及初始化模块还与驱动模块的控制端电连接，用于对发光模块进行初始化以及对驱动模块的控制端进行初始化，进而结束发光模块在上一帧显示画面的发光状态。

可选的，初始化模块包括第八晶体管，第八晶体管的栅极和第一极均与像素电路的第三扫描信号输入端电连接，第八晶体管的第二极连接至第七晶体管的第二极。

第二方面，本发明实施例还提供了一种显示装置，包括上述第一方面提供的像素电路。

附图说明

图1是本发明实施例提供的一种像素电路的结构示意图；

图2是本发明实施例提供的另一种像素电路的结构示意图；

图3是本发明实施例提供的另一种像素电路的结构示意图；

图4是本发明实施例提供的另一种像素电路的结构示意图；

图5是本发明实施例提供的另一种像素电路的工作时序图；

图6是本发明实施例提供的另一种像素电路的结构示意图；

图7是本发明实施例提供的另一种像素电路的结构示意图；

图8是本发明实施例提供的另一种像素电路的工作时序图；

图9是本发明实施例提供的另一种像素电路的结构示意图；

图10是本发明实施例提供的另一种像素电路的结构示意图；

图11是本发明实施例提供的另一种像素电路的工作时序图；

图12是本发明实施例提供的一种显示装置的结构示意图；

图13是本发明实施例提供的一种显示面板的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

正如背景技术中所述，现有技术中有机发光显示装置的像素电路存在驱动频率改变时，像素电路中的存储电容会出现充放电不足和保持能力差等问题，最终影响显示效果。经研究发现，出现这种问题的原因在于，现有技术的像素电路中只包括一个存储电容，该存储电容只能对应一个驱动频率，例如该存储电容对应的驱动频率f0，因一个存储电容的电容值大小固定，当驱动频率发生改变时，该存储电容就会出现充放电不足和电荷保持能力差的问题。例如驱动频率大于f0时，则像素电路工作在每个步骤中的工作时间会变短，此时需要较小的存储电容，而现有像素电路中的存储电容的电容值无法改变，在驱动频率变高时，会出现存储电容充放电不足的现象；当驱动频率小于f0时，则像素电路工作在每个步骤中的工作时间会变长，需要存储电容具有较好的电荷保持能力，即需要存储电容的电容值较大，而现有像素电路中的存储电容的电容值无法改变，在驱动频率变低时，会出现存储电容电荷保持能力差的问题，最终影响显示效果。

基于上述问题，本发明提供了一种像素电路，图1是本发明实施例提供的一种像素电路的结构示意图，参考图1，该像素电路包括数据电压写入模块110、驱动模块120、发光模块130；还包括存储模块140，存储模块140包括串联的至少两个第一电容；

数据电压写入模块110用于向驱动模块120写入数据电压；

存储模块140用于存储数据电压，存储模块140用于若以第一驱动频率驱动发光模块130发光，存储模块140的电容值被设定为第一电容值；若以第二驱动频率驱动发光模块130，存储模块140的电容值被设定为第二电容值；其中，第一驱动频率大于第二驱动频率，第一电容值小于第二电容值；

驱动模块120用于根据数据电压驱动发光模块130发光。

其中，存储模块140用以实现根据驱动频率大小来调整接入像素电路中存储模块140的电容值大小。第一驱动频率和第二驱动频率都并不限定于某一固定频率，第一电容值和第二电容值也都并不限定于某一固定数值，第一驱动频率、第二驱动频率为相对概念，第一驱动频率表示较第二驱动频率高的频率，第二驱动频率表示较第一驱动频率低的频率。第一电容值和第二电容值的也对相对概念，与第一驱动频率和第二驱动频率类似，在此不再赘述。

具体的，该像素电路可以包括数据写入阶段和发光阶段，数据电压写入模块110可以在数据写入阶段向驱动模块120写入数据电压；存储模块140可以对写进的数据电压进行存储；驱动模块120可以在发光阶段根据数据电压驱动发光模块130发光。

当以较高的驱动频率驱动有机发光显示装置时，显示装置对应的一帧显示画面的时间较短，例如可对应用户使用显示装置观看视频或进行游戏等情况，存储模块140的电容值被设定为与该较高驱动频率对应的较小电容值，可以提高存储模块140的充放电速度，使得在较高驱动频率的条件下，显示装置的显示画面根据驱动频率快速切换，避免存储模块140在高频驱动模式下出现充放电不足的问题，提高显示效果，给用户带来更好的体验。相反的，当以较低的驱动频率驱动有机发光显示装置时，显示装置对应的一帧显示画面的时间较长，例如可对应用户使用显示装置阅读电子书等情况，存储模块140的电容值被设定为与该较低驱动频率对应的较大电容值，进而可以保证电容的充放电速度较慢，使得存储模块140在低频驱动模式下的具有较高的电荷保持能力，进而稳定地维持每一帧显示画面，使显示效果更加良好。

本发明实施例提供的像素电路，通过设置像素电路中的存储模块包括至少两个串联的第一电容，并根据驱动频率的大小调整接入像素电路的存储模块的电容值大小，使得以较高频率驱动显示装置时，存储模块的电容值被设定为与该较高驱动频率对应的较小电容值，可以提高存储模块的充放电速度，使得在较高驱动频率的条件下，显示装置的显示画面根据驱动频率快速切换，避免在较高驱动频率下存储模块出现充放电不足的问题；以及使得以较低频率驱动显示装置时，存储模块的电容值被设定为与该较低驱动频率对应的较大电容值，进而可以保证电容的充放电速度较慢，使得以较低驱动频率驱动显示装置时，存储模块具有较高的电荷保持能力。最终达到了兼容多个驱动频率，提高显示装置的显示效果，给用户带来更佳体验的效果。

以上是本发明的核心思想，下面继续结合实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。

图2是本发明实施例提供的另一种像素电路的结构示意图，参考图2，数据电压写入模块110包括输入端、输出端和控制端，驱动模块120包括输入端、输出端和控制端，存储模块140包括第一端a和第二端b，至少两个第一电容串联在存储模块140的第一端a和第二端b之间，存储模块140的第一端a与驱动模块120的控制端电连接，存储模块140的第二端b与驱动模块120的输入端或驱动模块120的输出端电连接；

存储模块140还包括与第一电容一一对应的第一晶体管，存储模块140中每个第一电容的第一极通过对应的第一晶体管与存储模块140的第一端a电连接，后一个第一电容的第一极与前一个第一电容的第二极电连接，最后一个第一电容的第二极与存储模块140的第二端b电连接；

第一晶体管的栅极与像素电路的不同控制端电连接。

图2示意性地示出了存储模块140包括三个依次串联在存储模块140第一端a和第二端b之间的第一电容c11、第一电容c12、第一电容c13的情况，以及分别与三个第一电容一一对应的三个第一晶体管t11、t12和t13，三个第一晶体管t11、t12和t13分别与像素电路的不同控制端电连接，通过向t11、t12和t13的栅极输入不同的控制信号，可以控制存储模块140接入像素电路中串联的电容个数，进而调节存储模块140的电容值的大小。

以下以三个第一晶体管t11、t12和t13均为p型晶体管为例进行示意性说明。例如显示装置在工作过程中，需要以三个不同驱动频率30hz、60hz、90hz来驱动显示装置，当以30hz的驱动频率驱动显示装置时，驱动频率较低，像素电路工作在每个阶段的时间都较长，此时需要存储模块140具备较好的电荷保持能力，则需要存储模块140具有较大的电容值，则此时可以控制t13导通，t11和t12关断，使接入像素电路的存储电容只有c13，此时存储模块140的电容值最大，可以保证电容的充放电速度较慢，使得存储模块140在低频驱动模式下的具有较高的电荷保持能力，进而稳定地维持每一帧显示画面，使显示效果更加良好。

当以90hz的驱动频率驱动显示装置时，驱动频率较高，像素电路工作在每个阶段的时间都较短，此时需要存储模块140具备较快的充放电速度，则需要存储模块140具有较小的电容值，则此时可以控制t11导通，t12和t13关断，使接入像素电路的存储电容包括串联的c11、c12和c13，此时存储模块140的电容值最小，可以提高存储模块140的充放电速度，使得在较高驱动频率的条件下，显示装置的显示画面根据驱动频率快速切换，避免存储模块140在高频驱动模式下出现充放电不足的问题，提高显示效果，给用户带来更好的体验。

当以60hz的驱动频率驱动显示装置时，驱动频率适中，像素电路工作在每个阶段的时间适中，此时需要存储模块140的充放电速度和电荷保持能力都比较适中，则需要存储模块140具有适中的电容值，则此时可以控制t12导通，t11和t13关断，使接入像素电路的存储电容包括串联的c12和c13，此时存储模块140的电容值适中，可以保证存储模块140的充放电速度和电荷保持能力都比较适中，使得在适中的驱动频率的条件下，提高显示效果，给用户带来更好的体验。

需要说明的是，本发明实施例中存储模块140中串联的第一电容和第一晶体管的个数并不限定于图2所示的三个，本领域技术人员可以更据显示装置需要的驱动频率设定存储模块140中串联的第一电容的个数和与第一电容一一对应的第一晶体管的个数。

图3是本发明实施例提供的另一种像素电路的结构示意图，参考图3，可选的，存储模块140还包括至少一个第二电容，每个第二电容与任一第一晶体管并联连接。

为了更好的对存储模块140的电容值进行调节，本实施例提供的像素电路中，还包括至少一个与任一晶体管并联的第二电容，可参考图3，图3仍以存储模块140包括三个串联的第一电容c11、c12和c13，以及与三个第一电容一一对应的三个第一晶体管t11、t12和t13为例进行了示意性说明，并以包括三个分别与晶体管t11、t12、t13分别并联的三个第二电容c21、c22和c23进行了示意性说明，第二电容c21与第一晶体管t11的并联方式可以是图中实线所示或图中虚线所示两种，对于第二电容c22与第一晶体管t12的并联方式，第二电容c23与第一晶体管t13的并联方式同样有实线和虚线两种方式，在此不再赘述。

以存储模块140包括三个第一电容c11、c12和c13和一个第二电容c21(以

图3中实线示出的c21为例)为例进行说明，当三个第一晶体管t11、t12和t13都关断时，此时存储模块140中三个第一电容c11、c12和c13以及第二电容c21串联，此时存储模块140的电容值最小；当第一晶体管t11导通，t12和t13关断时，第二电容c21被短路，进而不起作用，此时存储模块140中三个第一电容c11、c12和c13串联，此时存储模块140的电容值较t11、t12和t13都关断时的电容值增大；当第一晶体管t12导通时，t11和t13关断时，第一电容c11和第二电容c21被短路，进而不起作用，此时存储模块140中c12和c13串联，此时存储模块140的电容值较t11导通时的电容值增大；当第一晶体管t13导通，t11和t12关断时，第一电容c11、c12和第二电容c21被短路，进而不起作用，此时存储模块140的电容值为第一电容c13的电容值大小，此时存储模块140的电容值较t12导通时的电容值增大。通过设置至少一个第二电容，使得对存储模块140的电容值的调节范围变大。

再以存储模块140包括三个第一电容c11、c12和c13和一个第二电容c22(以图3中实线示出的c22为例)为例进行说明，当三个第一晶体管t11、t12和t13都关断时，此时存储模块140中第一电容c12和c13以及第二电容c22串联；当第一晶体管t11导通，t12和t13关断时，此时存储模块140中第一电容c13、c12串联后，与并联的第一电容c11和第二电容c22串联，此时存储模块140的电容值较三个第一晶体管t11、t12和t13都关断时变大；当第一晶体管t12导通时，t11和t13关断时，第二电容c22被短路，进而不起作用，此时存储模块140中c12和c13串联，此时存储模块140的电容值较第一晶体管t11导通时变大；当第一晶体管t13导通，t11和t12关断时，第一电容c12和第二电容c22被短路，进而不起作用，此时存储模块140的电容值为第一电容c13的电容值大小，此时存储模块140的电容值较第一晶体管t12导通时变大。通过设置至少一个第二电容，使得对存储模块140的电容值的调节范围变大。并且，通过设置存储模块140包括至少一个第二电容，每个第二电容与任一第一晶体管并联连接，可以在存储模块140中形成第一电容和第二电容的串并联结构，扩大存储模块140的电容值范围，可以使显示装置兼容更多个驱动频率。

对于存储模块140中包括多个第二电容的情况，与上述实施例原理相同，在此不再赘述。

在上述方案的基础上，同一时刻与第一电容一一对应的第一晶体管中的一个导通。同一时刻与第一电容一一对应的第一晶体管中的一个导通，可以控制存储模块140中串联的第一电容的个数，进而根据驱动频率有效地调节存储模块140的电容值，进而实现根据驱动频率调节存储模块140的电容值，进而提高显示效果。

图4是本发明实施例提供的另一种像素电路的结构示意图，参考图4，该像素电路中，数据电压写入模块110包括第二晶体管t2，驱动模块120包括第三晶体管t3，第二晶体管t2的栅极与像素电路的第一扫描信号输入端scan1电连接，第二晶体管t2的第一极与像素电路的数据信号输入端vdata电连接，

第二晶体管t2的第二极与第三晶体管t3的栅极电连接；

第三晶体管t3的第一极与像素电路的第一电压信号输入端vdd电连接，第三晶体管t3的第二极与发光模块130的第一极连接，发光模块130的第二极与像素电路的第二电压信号输入端vss电连接；

第二晶体管t2的第二极作为数据电压写入模块110的输出端，与存储模块140的第一端a电连接，第三晶体管t3的第一极作为驱动模块120的输入端，与存储模块140的第二端b电连接。

图5是本发明实施例提供的另一种像素电路的工作时序图，其工作时序可对应图4所示的像素电路。图4所示像素电路的工作时序包括数据写入阶段t11和发光阶段t12。以下以像素电路中的第二晶体管t2、第三晶体管t3为p型晶体管，发光模块130为有机发光器件d1进行示意性说明。

参考图4和图5，具体的，在数据写入阶段t11，第一扫描信号输入端scan1输入为低电平信号，该低电平信号传输至第二晶体管t2的栅极，使第二晶体管t2导通，数据电压通过导通的第二晶体管t2写入第三晶体管t3的栅极和存储模块140的第一端a。

发光阶段t12，第一扫描信号输入端scan1输入为高电平信号，该高电平信号传输至第二晶体管t2的栅极，使第二晶体管t2截止，因存储模块140的存储作用，可使第三晶体管t3栅极电压不变，第三晶体管t3产生驱动电流驱动有机发光器件d1发光。

并且，本实施例提供的像素电路中，设置存储模块可包括至少两个串联的第一电容，以及与第一电容一一对应的第一晶体管。图4示意性地示出了存储模块140包括三个依次串联在存储模块140第一端a和第二端b之间的第一电容c11、第一电容c12、第一电容c13的情况，以及分别与三个第一电容一一对应的三个第一晶体管t11、t12和t13，三个第一晶体管t11、t12和t13分别与像素电路的不同控制端电连接，通过向t11、t12和t13的栅极输入不同的控制信号，可以控制存储模块140接入像素电路中串联的电容个数，进而调节存储模块的电容值的大小，进而可以兼容多个驱动频率，提高显示效果。

需要说明的是，图3所示出的存储模块140的结构也可应用在本实施例提供的像素电路中，本实施例在此不做具体限定。

图6是本发明实施例提供的另一种像素电路的结构示意图，参考图6，可选的，像素电路还包括发光控制模块150和补偿模块160；发光控制模块150用于控制驱动信号输入发光模块130，以控制发光模块130发光；补偿模块160用于补偿写入驱动模块120的数据电压。

参考图6，发光控制模块150可以设置在驱动模块120和第一电压信号输入端vdd之间，通过设置该发光控制模块150，可以对发光模块130进行有效控制，进而可以实现在除发光阶段以外的阶段，控制发光模块130不发光，在发光阶段，控制发光模块130发光。需要说明的是，发光控制模块150并不限定于图6所示出的驱动模块120与第一电压信号输入端vdd之间，发光控制模块150也可设置在驱动模块120和发光模块130之间，并且可在驱动模块120与第一电压信号输入端vdd之间，以及驱动模块120与发光模块130之间都设置发光控制模块150。

通过补偿模块160对写入驱动模块120的数据电压进行补偿，可以消除由于驱动模块120阈值电压变化带来的显示不均匀的问题，进而提升显示装置的性能。参考图6，数据电压写入模块110的控制端和补偿模块160的控制端可选为与同一扫描信号输入端电连接，以使在数据写入阶段数据电压可通过数据电压写入模块110、驱动模块120、和补偿模块160写入驱动模块120的控制端以及存储模块140的第一端a。

图7是本发明实施例提供的另一种像素电路的结构示意图，图7可以是图6所提供像素电路的具体化结构，参考图7，数据电压写入模块110包括第四晶体管t4，驱动模块120包括第五晶体管t5，发光控制模块150包括第六晶体管t6，补偿模块160包括第七晶体管t7；

第四晶体管t4的栅极与像素电路的第二扫描信号输入端scann电连接，第四晶体管t4的第一极与像素电路的数据电压输入端vdata电连接，第四晶体管t4的第二极连接至第五晶体管t5的第一极；

第五晶体管t5的第一极通过第六晶体管t6与像素电路的第一电压信号输入端vdd电连接，第五晶体管t5的第二极连接至发光模块130的一端，发光模块130的另一端与像素电路的第二电压信号输入端vss电连接，第五晶体管t5的栅极与存储模块140的第一端电连接，存储模块140的第二端连接至像素电路的第一电压信号输入端vdd，第六晶体管t6的栅极与像素电路的发光控制信号输入端en1电连接；

第七晶体管t7的栅极与像素电路的第二扫描信号输入端scann电连接，第七晶体管t7的第一极与第五晶体管t5的第二极电连接，第七晶体管t7的第二极连接至第五晶体管t5的栅极。

图8是本发明实施例提供的另一种像素电路的工作时序图，该工作时序图可对应图7所示的像素电路，参考图7和图8，图7所示像素电路可以包括数据写入阶段t21和发光阶段t22，以下以图7所示像素电路中的各晶体管为p型晶体管，发光模块130为有机发光器件d1为例进行示例性说明。

在数据写入阶段t21，像素电路的第二扫描信号输入端scann输入低电平信号，第四晶体管t4和第七晶体管t7导通，发光控制信号输入端en1输入高电平信号，第六晶体管t6截止，数据电压输入端vdata输入的数据电压沿导通的第四晶体管t4、第五晶体管t5和第七晶体管t7写入到第五晶体管t5的栅极和存储模块140的第一端a，当n2点和a点电位上拉至vdata-|vth|(vdata为数据信号输入端vdata的输入电压，vth为驱动晶体管，即第五晶体管t5的阈值电压)，驱动晶体管t5截止，完成数据电压写入和阈值补偿。

在发光阶段t22，第二扫描信号输入端scann输入高电平信号，第四晶体管t4和第七晶体管t7截止，发光控制信号输入端en1输入低电平信号，第六晶体管t6导通，驱动晶体管即第五晶体管t5产生驱动电流，驱动电流流向有机发光器件d1使有机发光器件d1发光，此时根据有机发光二极管的电流计算公式，可得

i＝k(vsg-|vth|)²＝k(vs-vg-|vth|)²＝(vvdd-(vdata-|vth|)-|vth|)²＝(vvdd-vdata)²,其中，i表示流过有机发光元件d1的电流，k为常数，vsg为驱动晶体管t5的第一端与控制端的电压差，vs为驱动晶体管t5的第一端的电压，vg为驱动晶体管t5的控制端的电压，vvdd为第一电压信号输入端vdd的输入电压。

本实施例提供的像素电路以及对应的工作时序，实现了使发光二极管的电流与驱动晶体管的阈值电压无关，因此有效解决了晶体管阈值电压漂移导致的显示不均的问题。并且，本实施例提供的像素电路中，设置存储模块可包括至少两个串联的第一电容，以及与第一电容一一对应的第一晶体管。图7示意性地示出了存储模块140包括三个依次串联在存储模块140第一端a和第二端b之间的第一电容c11、第一电容c12、第一电容c13的情况，以及分别与三个第一电容一一对应的三个第一晶体管t11、t12和t13，三个第一晶体管t11、t12和t13分别与像素电路的不同控制端电连接，通过向t11、t12和t13的栅极输入不同的控制信号，可以控制存储模块140接入像素电路中串联的电容个数，进而调节存储模块的电容值的大小，进而可以兼容多个驱动频率，提高显示效果。

需要说明的是，图3所示出的存储模块140的结构也可应用在本实施例提供的像素电路中，本实施例在此不做具体限定。

图9是本发明实施例提供的另一种像素电路的结构示意图。参考图9，在上述方案的基础上，可选的，像素电路还包括初始化模块170，初始化模块170通过补偿模块160与发光模块130的第一端电连接，以及初始化模块170还与驱动模块120的控制端电连接，初始化模块170用于对发光模块130进行初始化以及对驱动模块120的控制端进行初始化，进而结束发光模块130在上一帧显示画面的发光状态。

图10是本发明实施例提供的另一种像素电路的结构示意图，图10可以是图9所示像素电路的具体化电路结构，参考图10，可选的，初始化模块170包括第八晶体管t8，第八晶体管t8的栅极和第一极均与像素电路的第三扫描信号输入端scann-1电连接，第八晶体管t8的第二极连接至第七晶体管t7的第二极。

图11是本发明实施例提供的另一种像素电路的工作时序图，该工作时序可对应图10所示的像素电路，图10所示像素电路可以包括初始化阶段t31、数据写入阶段t32和发光阶段t33。

在初始化阶段t31，第三扫描信号输入端scann-1输入低电平信号，第八晶体管t8导通，第二扫描信号输入端scann和发光控制信号输入端en1输入高电平信号，第四晶体管t4、第七晶体管t7和第六晶体管t6截止，第三扫描信号输入端scann-1输入的低电平信号通过导通的第八晶体管t8传输至n2点和a点，进而对驱动晶体管t5的栅极电压和存储模块140第一端的电压进行初始化，从上一帧的发光阶段到当前帧的初始化阶段，驱动晶体管即第五晶体管t5的栅极电压和存储模块140的第一端的电压被强制为初始化电压，可以改善驱动晶体管栅极电压跳变引起的发光亮度不一致，提高显示的均匀性。

数据写入阶段t32和发光阶段t33分别与图7所示像素电路对应的数据写入阶段t21和发光阶段t22的工作过程一致，在此不再赘述。并且，本实施例提供的像素电路中，设置存储模块140可包括至少两个串联的第一电容，以及与第一电容一一对应的第一晶体管t1。图10示意性地示出了存储模块140包括三个依次串联在存储模块140第一端a和第二端b之间的第一电容c11、第一电容c12、第一电容c13的情况，以及分别与三个第一电容一一对应的三个第一晶体管t11、t12和t13，三个第一晶体管t11、t12和t13分别与像素电路的不同控制端电连接，通过向t11、t12和t13的栅极输入不同的控制信号，可以控制存储模块140接入像素电路中串联的电容个数，进而调节存储模块的电容值的大小，进而可以兼容多个驱动频率，提高显示效果。

需要说明的是，图3所示出的存储模块140的结构也可应用在本实施例提供的像素电路中，本实施例在此不做具体限定。

本发明实施例还提供了一种显示装置，图12是本发明实施例提供的一种显示装置的结构示意图，参考图12，显示装置20可以包括显示面板200。显示装置20可以为图12所示的手机，也可以为电脑、电视机、智能穿戴显示装置等，本发明实施例对此不作特殊限定。

图13是本发明实施例提供的一种显示面板的结构示意图，该显示面板可包括与图12所示的显示装置中，该显示面板包括本发明上述任意实施例提供的像素电路。参考图13，该显示面板20包括数据信号驱动单元210，其通过多条数据线(d1、d2、d3……)与各像素电路的数据信号输入端电连接，用于提供数据信号；扫描驱动单元220，其通过多条扫描线(g1、g2、g3……)与各个像素的像素电路的扫描信号输入端电连接，用于提供扫描信号；发光控制驱动单元230，其通过多条发光控制信号线(e1、e2、e3……)与各个像素的像素电路的发光控制信号输入端电连接，用于提供发光控制信号；存储控制单元240，其通过多条控制信号线(p1、p2、p3……)与各个像素的像素电路的存储模块中各第一晶体管的控制端电连接，用于控制第一晶体管的通断，从而控制存储模块中串联的电容个数，其中，每个第一晶体管的控制端可与一条控制信号线连接。

本发明实施例提供的显示装置，包括显示面板，显示面板包括本发明任意实施例提供的像素电路，通过设置像素电路中的存储模块包括至少两个串联的第一电容，并根据驱动频率的大小调整接入像素电路的存储模块的电容值大小，使得以较高频率驱动显示装置时，存储模块的电容值被设定为与该较高驱动频率对应的较小电容值，可以提高存储模块的充放电速度，使得在较高驱动频率的条件下，显示装置的显示画面根据驱动频率快速切换，避免在较高驱动频率下存储模块出现充放电不足的问题；以及使得以较低频率驱动显示装置时，存储模块的电容值被设定为与该较低驱动频率对应的较大电容值，进而可以保证电容的充放电速度较慢，使得以较低驱动频率驱动显示装置时，存储模块具有较高的电荷保持能力。最终达到了兼容多个驱动频率，提高显示装置的显示效果，给用户带来更佳体验的效果。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。