移位寄存器电路及其驱动方法、栅极驱动电路及其驱动方法和显示装置与流程

本公开涉及显示技术领域，具体地涉及一种移位寄存器电路及其驱动方法、栅极驱动电路及其驱动方法和显示装置。

背景技术：

阵列栅极驱动电路(goa)包括多个级联的移位寄存器电路，其中，每一级移位寄存器电路控制一行栅线。然而，这种goa占用空间相对较大，尤其是对于小尺寸面板产品或高分辨率面板产品来讲，影响了窄边框的实现。

技术实现要素：

本公开提出了一种移位寄存器电路及其驱动方法、栅极驱动电路及其驱动方法和显示装置。

根据本公开的一个方面，提供了一种移位寄存器电路。所述移位寄存器电路包括输入子电路、第一输出子电路至第n输出子电路、与第一输出子电路至第n输出子电路一一对应的第一上拉节点至第n上拉节点、输入信号端、第一时钟信号端至第n时钟信号端、第一移位控制信号端至第n移位控制信号端以及第一输出信号端至第n输出信号端，其中，n为大于1的整数。所述输入子电路与所述输入信号端、所述第一上拉节点电连接，被配置为将来自所述输入信号端的输入信号传送到所述第一上拉节点。所述第一输出子电路至所述第n输出子电路中的每级输出子电路与所述第一时钟信号端至所述第n时钟信号端中的每个时钟信号端一一对应地电连接，所述第一输出子电路至所述第n输出子电路中的每级输出子电路与所述第一上拉节点至所述第n上拉节点中的每个上拉节点一一对应地电连接，所述第一输出子电路至所述第n输出子电路中的每级输出子电路与所述第一输出信号端至所述第n输出信号端的每个输出信号端一一对应地电连接，所述第一输出子电路至所述第n输出子电路中的每级输出子电路被配置为在本级上拉节点的控制下，将来自本级时钟信号端的时钟信号传送到本级输出信号端。所述第一输出子电路至所述第n输出子电路中的每级输出子电路与所述第一移位控制信号端至所述第n移位控制信号端中的每个移位控制信号端一一对应地电连接，第一输出子电路至第(n-1)输出子电路中的每级输出子电路与下一级上拉节点电连接，第一输出子电路至第(n-1)输出子电路中的每级输出子电路还被配置为在来自本级移位控制信号端的移位控制信号的控制下，将传送到本级输出信号端的信号传送到下一级上拉节点。

在一些实施例中，移位寄存器电路还包括第一下拉子电路至第n下拉子电路、下拉节点和第一恒定电压信号端。第一下拉子电路至第n下拉子电路与第一输出子电路至第n输出子电路一一对应地电连接，所述第一下拉子电路至所述第n下拉子电路中每级下拉子电路与所述下拉节点和所述第一恒定电压信号端电连接，所述第一下拉子电路至所述第n下拉子电路中每级下拉子电路与本级输出信号端电连接，第一下拉子电路至第n下拉子电路中的每级下拉子电路被配置为在所述下拉节点的控制下将来自第一恒定电压信号端的信号传送到本级输出信号端和本级输出子电路。

在一些实施例中，移位寄存器电路还包括控制子电路和第二恒定电压信号端。控制子电路与所述第一恒定电压信号、所述第二恒定电压信号端、所述第一上拉节点和所述下拉节点电连接，所述控制子电路被配置为在所述第一上拉节点的控制下将来自所述第一恒定电压信号端的信号或来自所述第二恒定电压信号端的信号传送到所述下拉节点。

在一些实施例中，移位寄存器电路还包括复位子电路和复位信号端。复位子电路与所述复位信号端、所述第一恒定电压信号端和所述第一上拉节点电连接，所述复位子电路被配置为在来自所述复位信号端的信号的控制下将来自所述第一恒定电压信号端的信号传送到所述第一上拉节点，以对所述第一上拉节点进行复位。

在一些实施例中，每级输出子电路包括输出晶体管、移位晶体管和存储电容。所述输出晶体管的控制极与本级上拉节点电连接，所述输出晶体管的第一极与本级时钟信号端电连接，所述输出晶体管的第二极与本级输出信号端电连接。所述移位晶体管的控制极与本级移位控制信号端电连接，所述移位晶体管的第一极与本级输出信号端电连接，所述移位晶体管的第二极与下一级上拉节点电连接。所述存储电容的第一极与本级上拉节点电连接，所述存储电容的第二极与本级移位输出信号端电连接。

在一些实施例中，每级下拉子电路包括下拉晶体管和移位下拉晶体管。所述下拉晶体管的控制极与所述下拉节点电连接，所述下拉晶体管的第一极与所述第一恒定电压信号端电连接，所述下拉晶体管的第二极与本级输出信号端电连接。所述移位下拉晶体管的控制极与所述下拉节点电连接，所述移位下拉晶体管的第一极与所述第一恒定电压信号端电连接，所述移位下拉晶体管的第二极与本级输出子电路电连接。

在一些实施例中，输入子电路包括第一晶体管。所述第一晶体管的控制极和第一极与所述输入信号端电连接，所述第一晶体管的第二极与所述第一上拉节点电连接。

在一些实施例中，控制子电路包括第二晶体管、第三晶体管、第四晶体管和第五晶体管。所述第二晶体管的控制极和第一极与所述第二恒定电压信号端电连接，所述第二晶体管的第二极与所述第三晶体管的控制极电连接。所述第三晶体管的第一极与所述第二恒定电压信号端电连接，第二极与所述下拉节点电连接。所述第四晶体管的控制极与所述第一上拉节点电连接，所述第四晶体管的第一极与所述第一恒定电压信号端电连接，所述第四晶体管的第二极与所述第三晶体管的控制极电连接。所述第五晶体管的控制极与所述第一上拉节点电连接，所述第五晶体管的第一极与所述第一恒定电压信号端电连接，所述第五晶体管的第二极与所述下拉节点电连接。

在一些实施例中，控制子电路还包括第六晶体管。所述第六晶体管的控制极与所述下拉节点电连接，所述第六晶体管的第一极与所述第一恒定电压信号端电连接，所述第六晶体管的第二极与所述第一上拉节点电连接。

在一些实施例中，复位子电路包括第七晶体管。所述第七晶体管的控制极与所述复位信号端电连接，所述第七晶体管的第一极与所述第一恒定电压信号端电连接，所述第七晶体管的第二极与所述第一上拉节点电连接。

根据本公开的另一方面，提供了一种根据上述实施例的移位寄存器电路的驱动方法。所述方法包括：在输入时段，通过所述输入子电路将所述第一上拉节点充电至第一有效电平；在输出时段，在来自第一移位控制信号端至第n移位控制信号端的移位控制信号的控制下，通过来自第一时钟信号端至第n时钟信号端的时钟信号分别对第一上拉节点至第n上拉节点进行上拉，并使得来自第一时钟信号端至第n时钟信号端的时钟信号分别从第一输出信号端至第n输出信号端输出；以及在复位时段，在来自复位信号端的信号的控制下，通过来自第一恒定电压信号端的信号将第一上拉节点复位至无效电平。

在一些实施例中，来自第一移位控制信号端至第n移位控制信号端中的每级移位控制信号端的移位控制信号具有第一沿和第二沿，所述第一沿位于来自本级时钟信号端的时钟信号的第一沿之前，所述第二沿位于来自本级时钟信号端的时钟信号的第一沿之后并且位于来自下一级时钟信号端的时钟信号的第一沿之前。

根据本公开的另一方面，提供了一种栅极驱动电路。所述栅极驱动电路包括多个级联的移位寄存器电路，每个移位寄存器电路是根据上述实施例所述的移位寄存器电路。所述栅极驱动电路连接到2k个时钟信号线，所述2k个时钟信号线按顺序依次循环地连接到所述多个级联的移位寄存器电路中的每级移位寄存器的各个时钟信号端，以向每级移位寄存器电路的各级输出子电路提供第一时钟信号至第2k时钟信号中的相应时钟信号，其中，k为正整数，且n小于或等于k+1。每一级移位寄存器电路与其后的一级移位寄存器电路中的n个输出信号端中的选择的输出信号端电连接，以将来自所述选择的输出信号端的输出信号作为复位信号。在一些实施例中，所述选择的输出信号端是基于以下标准选择的：所述选择的输出信号端的输出信号的第一沿不早于所述移位寄存器电路中的第n时钟信号端的时钟信号的第二沿，所述选择的输出信号端的输出信号的第二沿不晚于所述移位寄存器电路中的第一时钟信号端的时钟信号的下一个周期的第一沿。

在一些实施例中，第一级移位寄存器电路的输入信号端被配置为接收来自外部的帧起始信号。除第一级移位寄存器电路之外的每一级移位寄存器电路的输入信号端与上一级移位寄存器电路的第n输出信号端电连接，以将来自该第n输出信号端的输出信号作为输入信号。

根据本公开的另一方面，提供了一种对根据上述实施例的控制极驱动电路进行驱动的方法。所述方法包括：向所述第一级移位寄存器的输入信号端提供帧起始信号；以及通过所述2k个时钟信号线向各级移位寄存器电路中的各时钟信号端提供时钟信号，其中，通过所述2k个时钟信号线中的第一时钟信号线提供的时钟信号在第一个周期的第一沿比所述帧起始信号的第一沿滞后1/2k个时钟周期。

在一些实施例中，所述第一时钟信号至第2k时钟信号的占空比为50％，并且依次滞后1/2k个时钟周期。

根据本公开的另一方面，提供了一种显示装置。所述显示装置包括根据上述实施例所述的栅极驱动电路。

附图说明

为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了根据本公开实施例的一种多输出移位寄存器电路的结构框图。

图2示出了图1中的移位寄存器电路的示例电路图。

图3示出了图2所示的移位寄存器电路的时序图。

图4示出了根据本公开实施例的一种多输出移位寄存器电路的结构框图。

图5示出了图4的移位寄存器电路的具体结构框图。

图6示出了图5中的移位寄存器电路的示例电路图。

图7示出了图6所示的移位寄存器电路的时序图。

图8示出了根据本公开实施例的移位寄存器电路的驱动方法的流程图。

图9示出了根据本公开实施例的栅极驱动电路的级联结构图。

图10示出了根据本公开实施例的栅极驱动电路的驱动方法的流程图。

图11示出了根据本公开实施例的显示装置的示意方框图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。

除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。

此外，在本公开实施例的描述中，术语“连接”或“电连接”可以是指两个组件直接连接或电连接，也可以是指两个组件之间经由一个或多个其他组件连接或电连接。此外，这两个组件可以通过有线或无线方式电连接或电连接。在下文中，当提及“a与b连接”时包括“a与b电连接”的情形，还包括“a与b通过其他方式连接”的情形。

本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。根据在电路中的作用，本公开实施例使用的晶体管主要为开关晶体管。本公开中使用的晶体管包括“控制极”、“第一极”和“第二极”。在使用薄膜晶体管的实施例中，控制极指的是薄膜晶体管的栅极，第一极指代薄膜晶体管的源极和漏极中的一个，第二极指代薄膜晶体管的源极和漏极中的另一个。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在以下示例中以n型薄膜晶体管作为示例进行描述。类似地，在其他实施例中，也可以以p型薄膜晶体管来实现本公开的技术方案。本领域技术人员能够理解的是，在这种情况下，通过将输入信号、复位信号、时钟信号和恒定电压信号等反相(和/或进行其他适应性修改)，同样能够实现本公开的技术方案。

在本公开实施例中，时钟信号是周期信号。在一个周期中，通过两个信号沿(第一沿和滞后于第一沿的第二沿)将时钟信号分为相继出现的高电平时段和低电平时段。此外，在本公开实施例的描述中，术语“有效电平”和“无效电平”分别是使相关晶体管导通和截止的电平。在本公开中，“第一有效电平”和“第二有效电平”仅用于区分两个有效电平的幅值不同。在下文中，由于采用n型薄膜晶体管作为示例，因此“有效电平”为高电平，“无效电平”为低电平。

相应地，在下文中，由于采用n型薄膜晶体管作为示例，用于提供无效驱动电平的“第一恒定电压信号端”提供的信号为低电平信号vgl，用于提供有效驱动电平的“第二恒定电压信号端”提供的信号为高电平信号vgh。不失一般性地，为了便于说明，在下文中，可以在高电平和低电平之间切换的输入信号和时钟信号的高电平也被设为vgh，低电平被设为vgl。本领域技术人员应该理解的是，在一些实施例中，各信号的高电平可以彼此不同，各信号的低电平也可以彼此不同。

在下文中，为了便于说明，用大写字母来表示用来接收或发送信号的信号线或信号端，用小写字母来标识相应的信号线或信号端所接收或发送的信号。例如，clk1表示第一时钟信号端，而clk1则表示来自第一时钟信号端的第一时钟信号。

以下参考附图对本公开进行具体描述。

图1示出了根据本公开实施例的一种多输出移位寄存器电路100的结构框图。

从图1可见，移位寄存器电路100包括输入子电路110和第一输出子电路120-1至第n输出子电路120-n。输入子电路110连接输入信号端in和上拉节点pu，被配置为将来自输入信号端in的输入信号传送到上拉节点pu。

第一输出子电路120-1至第n输出子电路120-n中的每级输出子电路均与上拉节点pu电连接，并分别与第一时钟信号端clk1至第n时钟信号端clkn中的每个时钟信号端一一对应地电连接，以及分别与第一输出信号端out1至第n输出信号端outn中的每个输出信号端一一对应地电连接。

第一输出子电路120-1至第n输出子电路120-n中的每级输出子电路被配置为在上拉节点pu的电压的控制下，将来自本级时钟信号端的时钟信号传送到本级输出信号端。

移位寄存器电路100还包括第一下拉子电路130-1至第n下拉子电路130-n。

第一下拉子电路130-1至第n下拉子电路130-n与第一输出子电路120-1至第n输出子电路120-n一一对应。第一下拉子电路130-1至第n下拉子电路130-n中的每级下拉子电路与下拉节点pd和第一恒定电压信号端vss电连接，并且第一下拉子电路130-1至第n下拉子电路130-n中的每级下拉子电路分别与本级输出信号端电连接。每级下拉子电路被配置为在下拉节点pd的电压的控制下将来自第一恒定电压信号端vss的信号传送到本级输出信号端，使其下拉到vss的信号的水平。

移位寄存器电路100还包括控制子电路140和复位子电路150。

具体地，控制子电路140与第一恒定电压信号端vss、第二恒定电压信号端vdd、上拉节点pu和下拉节点pd电连接。控制子电路140被配置为在上拉节点pu的电压的控制下将来自第一恒定电压信号端vss的信号或来自第二恒定电压信号端vdd的信号传送到下拉节点pd。

复位子电路150与复位信号端reset、第一恒定电压信号端vss和上拉节点pu电连接。复位子电路150被配置为在来自复位信号端reset的信号的控制下将来自第一恒定电压信号端vdd的信号传送到上拉节点pu，以对上拉节点pu进行复位。

图2示出了图1中的移位寄存器电路100的示例电路图。为了便于说明，图2中只示出了n等于3的情况下的电路图。应该理解的是，本公开不限于此，在其他实施例中，n可以为不同于3的任何数值(n大于1)。本领域技术人员能够在以下说明和描述的基础上获知在n为其他数值的情况下的电路结构和工作流程。

如图2所示，输入子电路110包括第一晶体管t1。第一晶体管t1的控制极和第一极与输入信号端in电连接，第一晶体管t1的第二极与上拉节点pu电连接。

第一输出子电路120-1、第二输出子电路120-2和第三输出子电路120-3中的每级输出子电路包括输出晶体管(ta1、ta2、ta3)和存储电容(cs1、cs2、cs3)。

以第一输出子电路120-1作为示例描述各个输出子电路的结构。输出晶体管ta1的控制极与上拉节点pu电连接，输出晶体管ta1的第一极与第一时钟信号端clk1电连接，输出晶体管ta1的第二极与第一输出信号端out1电连接。存储电容cs1的第一极与上拉节点pu电连接，存储电容cs1的第二极与第一输出信号端out1电连接。

第一下拉子电路130-1、第二下拉子电路120-2和第三下拉子电路130-3中的每个下拉子电路包括下拉晶体管(tb1、tb2、tb3)。

以第一下拉子电路130-1作为示例描述各个下拉子电路的结构。下拉晶体管tb1的控制极与下拉节点pd电连接，下拉晶体管tb1的第一极与第一恒定电压信号端vss电连接，下拉晶体管tb1的第二极与第一输出信号端out1电连接。

控制子电路140包括第二晶体管t2、第三晶体管t3、第四晶体管t4和第五晶体管t5。

第二晶体管t2的控制极与第一极共同电连接到第二恒定电压信号端vdd，第二晶体管t2的第二极与第三晶体管t3的控制极电连接。第三晶体管t3的第一极与第二恒定电压信号端vdd电连接，第三晶体管t3的第二极与下拉节点pd电连接。第四晶体管t4的控制极与上拉节点pu电连接，第四晶体管t4的第一极与第一恒定电压信号端vss电连接，第四晶体管t4的第二极与第三晶体管t3的控制极电连接。第五晶体管t5的控制极与上拉节点pu电连接，第五晶体管t5的第一极与第一恒定电压信号端vss电连接，第五晶体管t5的第二极与下拉节点pd电连接。

在一些实施例中，如图2所示，控制子电路140还包括第六晶体管t6。

第六晶体管t6的控制极与下拉节点pd电连接，第六晶体管t6的第一极与第一恒定电压信号端vss电连接，第六晶体管t6的第二极与上拉节点pu电连接。

复位子电路150包括第七晶体管t7。

第七晶体管t7的控制极与复位信号端reset电连接，第七晶体管t7的第一极与第一恒定电压信号端vss电连接，第七晶体管t7的第二极与上拉节点pu电连接。

图3示出了图2所示的移位寄存器电路100的时序图。以下结合图3对图2中的移位寄存器电路100的操作流程进行描述。为了便于描述，以下假定存储电容cs1、cs2、cs3的电容值相等，均为c。

根据图3中的时序图，一个时钟周期被等分为6个时段，第一时钟信号端clk1至第3时钟信号端clk3的时钟信号依次滞后1/6个时钟周期，即落后一个时段。输入信号端in的信号比第一时钟信号clk1的信号提前1/6个时钟周期，即提前一个时段。

在t1时段之前，移位寄存器电路100的输入信号端in处没有输入信号输入，即移位寄存器100在时段t1开始工作。在t1时段内，输入信号端in的信号从低电平vgl变为高电平vgh，将第一晶体管t1导通，从而上拉节点pu的电压被上拉至第一有效电平，即高电平vgh。在pu的高电平作用下，输出晶体管ta1、ta2、ta3都被导通，但此时第一时钟信号端clk1、第二时钟信号端clk2和第三时钟信号端clk3仍然提供低电平vgl，此时输出信号端out1、out2、out3接收到低电平信号。而在pu的高电平作用下，第四晶体管t4和第五晶体管t5导通，来自第一恒定电压信号端vss的信号vgl能够传送到t2的第二极和下拉节点pd。另一方面，第二恒定电压信号端vdd提供高电平vgh，使得第二晶体管t2和第三晶体管t3导通，从而能够将高电平信号分别提供至第二晶体管t2的第二极和下拉节点pd。在这种情况下，根据t2与t4的沟道宽长比设置以及t3与t5的沟道宽长比设置可以使得分别经由t4和t5传送到t2的第二极和下拉节点pd的低电平将t2的第二极和下拉节点pd最终置于低电平vgl。进而，下拉节点pd处的低电平使得下拉晶体管tb1、tb2、tb3以及第六晶体管t6都截止。此时，第一输出信号端out1至第三输出信号端out3的输出信号均为低电平信号。

在t2时段内，第一时钟信号端clk1的信号变为高电平，第二时钟信号端clk2和第三时钟信号端clk3的信号保持低电平。第一时钟信号端clk1的信号的高电平使得第一输出信号端out1输出高电平信号。通过存储电容cs1的自举作用，pu点的电压将得到进一步提升，由于存储电容cs2和cs3的耦合，依据电荷守恒原理pu点的电压提升值vr1满足下式：vgh×c＝vr1×3c，可得vr1＝1/3vgh。此时，pu点的电压为4/3vgh。此外，由于第二时钟信号端clk2和第三时钟信号端clk3仍输出低电平信号，第二输出信号端out2和第三输出信号端out3也保持为低电平。

在t3时段内，第一时钟信号clk1端的信号为高电平，第二时钟信号clk2的信号变为高电平，第三时钟信号端clk3的信号保持低电平。与t2时段类似，由于clk2的信号也由低电平变为高电平，从而out2的输出由低电平变为高电平。同样在存储电容cs2的自举作用下，pu点的电压进一步得到提升。类似地，在本阶段pu点的电压提升值vr2＝1/3vgh。此时，pu点的电压为5/3vgh。此外，由于第三时钟信号端clk3仍输出低电平信号，第三输出信号端out3保持为低电平。

在t4时段内，第一时钟信号clk1端的信号为高电平，第二时钟信号clk2的信号为高电平，第三时钟信号端clk3的信号变为高电平。与t2和t3时段类似，由于clk3的信号也由低电平变为高电平，从而out3的输出由低电平变为高电平。同样在存储电容cs3的自举作用下，pu点的电压进一步得到提升。类似地，在本阶段pu点的电压提升值vr3＝1/3vgh。此时，pu点的电压为2vgh。此时，第一时钟信号端clk1至第三时钟信号端clk3都输出高电平信号。

在t5时段内，第一时钟信号clk1端的信号变为低电平，第二时钟信号clk2的信号为高电平，第三时钟信号端clk3的信号为高电平。由于clk1的信号由高电平变为低电平，从而out1的输出由高电平变为低电平。在存储电容cs1的自举作用下，pu点的电压由于out1的输出的变化而下降。在本阶段，pu点的电压下降值vd1＝1/3vgh。此时，pu点的电压为5/3vgh。out1的输出电平的下降速度是由输出晶体管ta1的驱动电平决定的，即由pu点的电压决定。然而，根据上文pu点的电压在out1的输出电平的下降过程中也从2vgh下降到5/3vgh，因此，out1的输出电平在位于2vgh和5/3vgh之间的平均驱动电压的作用下从高电平vgh下降到低电平vgl。

在t6时段内，第一时钟信号clk1端的信号保持低电平，第二时钟信号clk2的信号变为低电平，第三时钟信号端clk3的信号保持高电平。由于clk2的信号由高电平变为低电平，从而out2的输出由高电平变为低电平。与t5时段类似地，在存储电容cs2的自举作用下，pu点的电压由于out2的输出的变化而下降。在本阶段，pu点的电压下降值vd2＝1/3vgh。此时，pu点的电压为4/3vgh。out2的输出电平的下降速度是由第二输出晶体管ta2的驱动电平决定的，即由pu点的电压决定。然而，根据上文pu点的电压在out2的输出电平的下降过程中从5/3vgh下降到4/3vgh，因此，out2的输出电平在位于5/3vgh和4/3vgh之间的平均驱动电压的作用下从高电平vgh下降到低电平vgl。

在t7时段内，第一时钟信号clk1端的信号保持低电平，第二时钟信号clk2的信号保持低电平，第三时钟信号端clk3的信号变为低电平。由于clk3的信号由高电平变为低电平，从而out3的输出由高电平变为低电平。与t5和t6时段类似地，在存储电容cs3的自举作用下，pu点的电压由于out3的输出的变化而下降。在本阶段，pu点的电压下降值vd3＝1/3vgh。此时，pu点的电压为vgh。out3的输出电平的下降速度是由第三输出晶体管ta3的驱动电平决定的，即由pu点的电压决定。然而，根据上文pu点的电压在out3的输出电平的下降过程中从4/3vgh下降到vgh，因此，out3的输出电平在位于4/3vgh和vgh之间的平均驱动电压的作用下从高电平vgh下降到低电平vgl。

在t8时段内，复位信号端reset的变为高电平，第七晶体管t7导通，将上拉节点pu拉至低电平，实现对pu点的复位。从而，第四晶体管t4和第五晶体管t5截止，导致下拉节点pd在vdd的信号的作用下变为高电平。进而，下拉晶体管tb1-tb3都导通，将vss的信号进一步传送到输出信号端out1-out3，确保其输出低电平。

从上文可以看出，输出信号端out1、out2和out3的输出电平从高电平vgh下降到vgl的过程中输出晶体管ta1、ta2和ta3受到的pu点的驱动电压是不同的，out1的下降过程中pu点电压的平均值在2vgh和5/3vgh之间，out2的下降过程中pu点电压的平均值在5/3vgh和4/3vgh之间，out3的下降过程中pu点电压的平均值在4/3vgh和vgh之间。可见，后两个输出信号端out2和out3的电平下降过程中，输出晶体管并未充分打开(驱动电压不足2vgh)，下降时间被拉长，这将导致显示不良现象的发生。

图4示出了根据本公开实施例的一种多输出移位寄存器电路400的结构框图。与图1中的移位寄存器电路100不同，移位寄存器电路400中的各个输出子电路连接不同的上拉节点pu1-pun。

具体地，从图4可见，移位寄存器电路400包括输入子电路410和第一输出子电路420-1至第n输出子电路420-n。输入子电路110连接输入信号端in和第一上拉节点pu1，被配置为将来自输入信号端in的输入信号传送到第一上拉节点pu1。

第一输出子电路420-1至第n输出子电路420-n中的每级输出子电路分别与第一时钟信号端clk1至第n时钟信号端clkn中的每个时钟信号端一一对应地电连接，与第一上拉节点pu1至第n上拉节点pun中的每个上拉节点一一对应地电连接，并且与第一输出信号端out1至第n输出信号端outn中的每个输出信号端一一对应地电连接。每级输出子电路被配置为在本级上拉节点的电压的控制下，将来自本级时钟信号端的时钟信号传送到本级输出信号端。

第一输出子电路420-1至第n输出子电路420-n中的每级输出子电路还与第一移位控制信号端s1至第n移位控制信号端sn中的每个移位控制信号端一一对应地电连接，并且第一输出子电路420-1至第(n-1)输出子电路420-n-1中的每级输出子电路还与下一级上拉节点电连接。例如，第二输出子电路420-2电连接到与第三输入子电路420-3对应的第三上拉节点pu3，以此类推。每级输出子电路还被配置为在来自本级移位控制信号端的移位控制信号的控制下，将传送到本级输出信号端的信号传送到下一级上拉节点。例如，第二输出子电路420-2被配置为在来自第二移位控制信号端s2的移位控制信号的控制下，将第二输出信号端out2处的信号传送到与第三输出子电路420-3对应的第三上拉节点pu3。

图5示出了图4的移位寄存器电路400的具体结构框图。为了便于说明，图5中只示出了n等于3的情况下的电路图。应该理解的是，本公开不限于此，在其他实施例中，n可以为不同于3的任何数值(n大于1)。本领域技术人员能够在以下说明和描述的基础上获知在n为其他数值的情况下的电路结构和工作流程。

如图5可见，移位寄存器电路400还包括第一下拉子电路430-1至第三下拉子电路430-3。

第一下拉子电路430-1至第三下拉子电路430-3与第一输出子电路420-1至第三输出子电路420-3一一对应地连接。具体地，第一下拉子电路130-1至第三下拉子电路130-3中的每级下拉子电路与下拉节点pd和第一恒定电压信号端vss电连接，并且分别与本级输出信号端和本级输出子电路电连接。第一下拉子电路130-1至第三下拉子电路130-3中的每级下拉子电路被配置为在下拉节点pd的电压的控制下将来自第一恒定电压信号端vss的信号传送到本级输出信号端和本级输出子电路。

移位寄存器电路400还包括控制子电路440和复位子电路450。

具体地，控制子电路440与第一恒定电压信号端vss、第二恒定电压信号端vdd、第一上拉节点pu1和下拉节点pd电连接。控制子电路140被配置为在第一上拉节点pu1的电压的控制下将来自第一恒定电压信号端vss的信号或来自第二恒定电压信号端vdd的信号传送到下拉节点pd。

复位子电路150与复位信号端reset、第一恒定电压信号端vss和第一上拉节点pu1电连接。复位子电路150被配置为在来自复位信号端reset的信号的控制下将来自第一恒定电压信号端vdd的信号传送到第一上拉节点pu1，以对第一上拉节点pu1进行复位。

图6示出了图5中的移位寄存器电路400的示例电路图。

如图6所示，输入子电路410包括第一晶体管t1。第一晶体管t1的控制极和第一极与输入信号端in电连接，第一晶体管t1的第二极与第一上拉节点pu1电连接。

第一输出子电路420-1至第三输出子电路420-3中的每级输出子电路包括输出晶体管(ta1、ta2、ta3)、移位晶体管(td1、td2、td3)和存储电容(cs1、cs2、cs3)。

以第一输出子电路420-1作为示例描述各个输出子电路的结构。输出晶体管ta1的控制极与本级上拉节点(即第一上拉节点pu1)电连接，第一极与本级时钟信号端(即第一时钟信号端clk1)电连接，第二极与本级输出信号端(即第一输出信号端out1)电连接。移位晶体管td1的控制极与本级移位控制信号端(即第一移位控制信号端s1)电连接，第一极与本级输出信号端(即第一输出信号端out1)电连接，第二极与下一级上拉节点(即第二上拉节点pu2)电连接。存储电容cs1的第一极与本级上拉节点(即第一上拉节点pu1)电连接，第二极与本级移位输出信号端(即第一输出信号端out1)电连接。

第一下拉子电路430-1至第三下拉子电路430-3中的每个下拉子电路包括下拉晶体管(tb1、tb2、tb3)和移位下拉晶体管(tc1、tc2、tc3)。

以第一下拉子电路430-1作为示例描述各个下拉子电路的结构。下拉晶体管tb1的控制极与下拉节点pd电连接，第一极与第一恒定电压信号端vss电连接，第二极与本级输出信号端(即第一输出信号端out1)电连接。移位下拉晶体管tc1的控制极与下拉节点pd电连接，第一极与第一恒定电压信号端vss电连接，第二极与本级输出子电路(即第一输出子电路420-1)电连接。

控制子电路440包括第二晶体管t2、第三晶体管t3、第四晶体管t4和第五晶体管t5。

第二晶体管t2的控制极与第一极共同电连接到第二恒定电压信号端vdd，第二极与第三晶体管t3的控制极电连接。第三晶体管t3的第一极与第二恒定电压信号端vdd电连接，第二极与下拉节点pd电连接。第四晶体管t4的控制极与第一上拉节点pu1电连接，第一极与第一恒定电压信号端vss电连接，第二极与第三晶体管t3的控制极电连接。第五晶体管t5的控制极与第一上拉节点pu1电连接，第一极与第一恒定电压信号端vss电连接，第二极与下拉节点pd电连接。

在一些实施例中，如图2所示，控制子电路440还包括第六晶体管t6。

第六晶体管t6的控制极与下拉节点pd电连接，第一极与第一恒定电压信号端vss电连接，第二极与第一上拉节点pu1电连接。

复位子电路450包括第七晶体管t7。

第七晶体管t7的控制极与复位信号端reset电连接，第一极与第一恒定电压信号端vss电连接，第二极与第一上拉节点pu1电连接。

图7示出了图6所示的移位寄存器电路400的时序图。以下结合图7对图6中的移位寄存器电路400的操作流程进行描述。为了便于描述，以下假定存储电容cs1、cs2、cs3的电容值相等，均为c。

根据图3中的时序图，一个时钟周期被等分为6个时段，第一时钟信号端clk1至第3时钟信号端clk3的时钟信号依次滞后1/6个时钟周期，即落后一个时段。输入信号端in的信号比第一时钟信号clk1的信号提前1/6个时钟周期，即提前一个时段。移位控制信号端s1-s3中的每级移位控制信号端的移位控制信号具有第一沿和第二沿(在本实施例中分别为上升沿和下降沿)，上升沿位于来自本级时钟信号端的时钟信号的上升沿之前，下降沿位于来自本级时钟信号端的时钟信号的上升沿之后，但位于来自下一级时钟信号端的时钟信号的上升沿之前。例如，如图7所示，第一移位控制信号端s1提供的移位控制信号的上升沿位于第一时钟信号端clk1的时钟信号的上升沿之前，其下降沿位于第一时钟信号端clk1的时钟信号的上升沿之后，但位于第二时钟信号端clk2的时钟信号的上升沿之前。s1信号的高电平时段的持续时间应被设置为能够使得时钟信号对存储电容cs1和第一移位晶体管td1之间的连接节点充分充电。

在t1时段之前，移位寄存器电路100的输入信号端in处没有输入信号输入，即移位寄存器400在时段t1开始工作。在t1时段内，输入信号端in的信号从低电平vgl变为高电平vgh，将第一晶体管t1导通，从而第一上拉节点pu1的电压被上拉至第一有效电平，即高电平vgh。在pu1的高电平作用下，输出晶体管ta1被导通，但此时第一时钟信号端clk1、第二时钟信号端clk2和第三时钟信号端clk3仍然提供低电平vgl，向输出信号端out1、out2、out3提供低电平信号。而在pu1的高电平作用下，第四晶体管t4和第五晶体管t5导通，来自第一恒定电压信号端vss的信号vgl能够传送到t2的第二极和下拉节点pd。另一方面，第二恒定电压信号端vdd提供高电平vgh，使得第二晶体管t2和第三晶体管t3导通，从而能够将高电平信号分别提供至第二晶体管t2的第二极和下拉节点pd。在这种情况下，根据t2与t4的沟道宽长比设置以及t3与t5的沟道宽长比设置可以使得分别经由t4和t5传送到t2的第二极和下拉节点pd的低电平将t2的第二极和下拉节点pd最终置于低电平vgl。进而，下拉节点pd处的低电平使得下拉晶体管tb1、tb2、tb3、移位下拉晶体管tc1、tc2、tc3以及第六晶体管t6都截止。此时，第一输出信号端out1至第三输出信号端out3的输出信号均为低电平信号。

在t2时段内，第一时钟信号端clk1的信号变为高电平，第二时钟信号端clk2和第三时钟信号端clk3的信号保持低电平。第一时钟信号端clk1的信号的高电平使得第一输出信号端out1输出高电平信号。第一移位控制信号端s1在t1时段的结尾部分已经开始提供高电平信号，这使得移位晶体管td1导通，第一时钟信号端clk1提供的时钟信号同样对第一输出子电路420-1的位于cs1与td1之间的连接节点充电。s1的高电平信号在t2期间持续部分时段，该部分时段的时长足以使得来自第一时钟信号端clk1的高电平时钟信号对所述连接节点充分充电。此时，通过存储电容cs1的自举作用，pu1点的电压将得到提升，依据电荷守恒原理pu1点的电压提升值vr1满足下式：vgh×c＝vr1×c，可得vr1＝vgh。此时，pu1点的电压为2vgh。

此时，由于第一输出子电路430-1的所述连接节点的电压被充电为vgh，第二上拉节点pu2变为高电平vgh。第二输出子电路430-2的输出晶体管ta2在pu2的高电平作用下导通，来自第二时钟信号端clk2的时钟信号传送到第二输出信号端out2，然而由于第二时钟信号端clk2仍输出低电平信号，第二输出信号端out2仍保持为低电平。第三输出信号端out3也保持为低电平。

在t3时段内，第一时钟信号clk1端的信号为高电平，第二时钟信号clk2的信号变为高电平，第三时钟信号端clk3的信号保持低电平。与t2时段类似，第二时钟信号端clk2的信号的高电平使得第二输出信号端out2输出高电平信号。第二移位控制信号端s2在t2时段的结尾部分已经开始提供高电平信号，这使得移位晶体管td2导通，第二时钟信号端clk2提供的时钟信号同样对连接cs2与td2的节点充电。s2的高电平信号在t3期间持续部分时段，该部分时段的时长足以使得来自第二时钟信号端clk2的高电平时钟信号对所述连接节点充分充电。此时，第一移位控制信号端s1已经变为低电平，因此，移位晶体管td1截止，pu2不再被充电。此时，存储电容cs1和cs2呈串联关系。通过，cs2的自举作用，pu2点的电压将得到提升，依据电荷守恒原理pu1点的电压提升值vr2同样为vgh。此时，pu2点的电压为2vgh。进一步地，由于cs1的自举作用，pu1点的电压将进一步提升，此时pu1点的电压变为3vgh。

此时，由于第二输出子电路430-2的所述连接节点的电压被充电为vgh，第三上拉节点pu3变为高电平vgh。第三输出子电路430-3的输出晶体管ta3在pu3的高电平作用下导通，来自第三时钟信号端clk3的时钟信号传送到第三输出信号端out3，然而由于第三时钟信号端clk3仍输出低电平信号，第三输出信号端out3仍保持为低电平。

在t4时段内，第一时钟信号clk1端的信号为高电平，第二时钟信号clk2的信号为高电平，第三时钟信号端clk3的信号变为高电平。与t2和t3时段类似，第三时钟信号端clk3的信号的高电平使得第三输出信号端out3输出高电平信号。第三移位控制信号端s3在t3时段的结尾部分已经开始提供高电平信号，这使得移位晶体管td3导通，第三时钟信号端clk3提供的时钟信号同样对连接cs3与td3的节点充电。s3的高电平信号在t4期间持续部分时段，该部分时段的时长足以使得来自第三时钟信号端clk3的高电平时钟信号对所述连接节点充分充电。此时，第一移位控制信号端s1和第二移位控制信号端s2的信号已经变为低电平，因此，移位晶体管td1和td2截止，pu2和pu3不再被充电。此时，存储电容cs1、cs2和cs3呈串联关系。通过cs3的自举作用，pu3点的电压将得到提升，依据电荷守恒原理pu3点的电压提升值vr3为vgh。此时，pu3点的电压为2vgh。进一步地，通过cs2的自举作用，pu2点的电压将得到提升，pu2点的电压被提升至3vgh。进一步地，由于cs1的自举作用，pu1点的电压将进一步提升，此时pu1点的电压变为4vgh。在t4时段，第一输出信号端out1至第三输出信号端out3都输出高电平信号。

在t5时段内，第一时钟信号clk1端的信号变为低电平，第二时钟信号clk2的信号为高电平，第三时钟信号端clk3的信号为高电平。由于在t5期间s1、s2和s3都保持为低电平，因此cs1、cs2和cs3保持串联关系，在第三输出子电路420-3的所述连接节点的电压保持不变的情况下，pu1、pu2和pu3的电压保持不变。在t5时段，第一输出信号端out1输出低电平信号，第二输出信号端out2和第三输出信号端out3输出高电平信号。

在t5期间，out1的输出电平从高电平下降为低电平，其下降速度是由输出晶体管ta1的驱动电平决定的，即由pu1点的电压决定。然而，根据上文pu1点的电压在out1的输出电平的下降过程中保持不变，保持为4vgh，因此，out1的输出电平在驱动电压4vgh的作用下从高电平vgh下降到低电平vgl。

在t6时段内，第一时钟信号clk1端的信号保持低电平，第二时钟信号clk2的信号变为低电平，第三时钟信号端clk3的信号为高电平。与t5时段类似，由于在t6期间s1、s2和s3都保持为低电平，因此cs1、cs2和cs3保持串联关系，在第三输出子电路420-3的所述连接节点的电压保持不变的情况下，pu1、pu2和pu3的电压保持不变。在t6时段，第一输出信号端out1和第二输出信号端out2输出低电平信号，第三输出信号端out3输出高电平信号。

在t6期间，out2的输出电平从高电平下降为低电平，其下降速度是由输出晶体管ta2的驱动电平决定的，即由pu2点的电压决定。然而，根据上文pu2点的电压在out2的输出电平的下降过程中保持不变，保持为3vgh，因此，out2的输出电平在驱动电压3vgh的作用下从高电平vgh下降到低电平vgl。

在t7时段内，第一时钟信号clk1端的信号保持低电平，第二时钟信号clk2的信号保持低电平，第三时钟信号端clk3的信号变为低电平。与t5和t6时段类似，由于在t7期间s1、s2和s3都保持为低电平，因此cs1、cs2和cs3保持串联关系，在第三输出子电路420-3的所述连接节点的电压保持不变的情况下，pu1、pu2和pu3的电压保持不变。在t7时段，第一输出信号端out1至第三输出信号端out3都输出低电平信号。

在t7期间，out3的输出电平从高电平下降为低电平，其下降速度是由输出晶体管ta3的驱动电平决定的，即由pu3点的电压决定。然而，根据上文pu3点的电压在out3的输出电平的下降过程中保持不变，保持为2vgh，因此，out3的输出电平在驱动电压2vgh的作用下从高电平vgh下降到低电平vgl。

在t8时段内，复位信号端reset的变为高电平，第七晶体管t7导通，将第一上拉节点pu1拉至低电平，实现对pu点的复位。从而，第四晶体管t4和第五晶体管t5截止，导致下拉节点pd在vdd的信号的作用下变为高电平。进而，下拉晶体管tb1、tb2、tb3都导通，将vss的信号进一步传送到输出信号端out1、out2、out3，确保其输出低电平。移位下拉晶体管tc1、tc2、tc3也导通，将第一输出子电路420-1至第三输出子电路420-3的位于存储电容和移位晶体管之间的连接节点复位为低电平。

从上文可以看出，输出信号端out1、out2和out3的输出电平从高电平vgh下降到vgl的过程分别受到第一上拉节点pu1、第二上拉节点pu2和第三上拉节点pu3的驱动电压的作用，驱动电压的大小决定了输出信号端的输出电平下降速度。out1的下降过程中pu1点电压保持为4vgh，out2的下降过程中pu2点电压保持为3vgh，out3的下降过程中pu3点电压保持为2vgh。可见，out1、out2和out3的电平下降过程中，输出晶体管均充分打开(驱动电压不小于2vgh)，下降时间差异被大大抑制。

图8示出了根据本公开实施例的移位寄存器电路的驱动方法800的流程图。方法800可用于驱动根据图4-6所示的移位寄存器电路400。

在步骤s810中，在输入时段(例如，t1时段)，在输入控制信号的控制下通过输入子电路(例如输入子电路410)将第一上拉节点(例如，pu1)充电至第一有效电平(例如，vgh)。

在步骤s820中，在输出时段(例如，t2-t6时段)，在来自第一移位控制信号端至第n移位控制信号端(例如s1-sn)的移位控制信号的控制下，分别通过来自第一时钟信号端至第n时钟信号端(例如clk1-clkn)的时钟信号分别对第一上拉节点至第n上拉节点(例如，pu1-pun)进行上拉，并使得来自第一时钟信号端至第n时钟信号的时钟信号分别从第一输出信号端至第n输出信号端输出。其中，第一上拉节点pu1被上拉到n+1倍的vgh，第二上拉节点pu2被上拉到n倍的vgh，以此类推。

在步骤s830中，在复位时段(例如，t8时段)，在来自复位信号端(例如，reset)的信号的控制下，通过来自第一恒定电压信号端(例如，vss)的信号将第一上拉节点(例如，pu1)复位至无效电平(例如，vgl)。

在一些实施例中，来自第一移位控制信号端至第n移位控制信号端中的每级移位控制信号端的移位控制信号具有第一沿和第二沿(在例如图3所示的实施例中为上升沿和下降沿)，第一沿位于来自本级时钟信号端的时钟信号的第一沿之前，第二沿位于来自本级时钟信号端的时钟信号的第一沿之后并且位于来自下一级时钟信号端的时钟信号的第一沿之前。

图9示出了根据本公开实施例的栅极驱动电路900的级联结构图。栅极驱动电路900包括多个级联的移位寄存器电路sr1-srm，每个移位寄存器电路可以通过如图4-6所示的移位寄存器电路400来实现。以下以移位寄存器电路400中n＝3的情况作为示例来说明移位寄存器电路sr1-srm的连接关系。

栅极驱动电路900连接到2k个时钟信号线，图9中为了便于描述，以k等于3作为示例，即图9中示出了6个时钟信号线(c1-c6)。2k个时钟信号线(例如，c1-c6)按顺序依次循环地连接到多个级联的移位寄存器电路sr1-srm中的每级移位寄存器的各个时钟信号端(例如，clk1-clk3)，以向每级移位寄存器电路的各级输出子电路提供第一时钟信号至第2k时钟信号中的相应时钟信号。这里，为了实现复位信号的提供，限制n小于或等于k+1。例如，在图9所示的实施例中，n等于3，其小于或等于4(k+1)。

每一级移位寄存器电路的输出信号端out1-out3用于驱动三根栅极信号线，例如，移位寄存器电路sr1驱动信号线o1-o3。

如图9所示，每一级移位寄存器电路与其后的一级(例如，下一级或下两级)移位寄存器电路中的3个输出信号端中的所选择的输出信号端电连接，以将来自所选择的输出信号端的输出信号作为复位信号。一般地，所选择的输出信号端是基于以下标准选择的：所选择的输出信号端的输出信号的第一沿不早于所述移位寄存器电路中的第n时钟信号端的时钟信号的第二沿，所述选择的输出信号端的输出信号的第二沿不晚于所述移位寄存器电路中的第一时钟信号端的时钟信号的下一个周期的第一沿。举例来讲，图9所示的栅极驱动电路900中，移位寄存器电路sr1的时序与图7中的时序图是一致的。其中，复位信号端reset连接移位寄存器电路sr3的第一输出信号端out1，即使用向第七个栅极驱动信号线o7输出的信号来对移位寄存器电路sr1进行复位。如图7所示，复位信号端reset的信号的第一沿(即上升沿)晚于移位寄存器电路sr1中第三时钟信号端clk3的时钟信号的第二沿(即下降沿)，并且复位信号端reset的信号的第二沿(即下降沿)与sr1的第一时钟信号端clk1的下一周期的第一沿(即上升沿)同步。

在一些实施例中，第一时钟信号至第2k时钟信号的占空比为50％，并且这些时钟信号依次滞后1/2k个时钟周期。

在一些实施例中，第一级移位寄存器电路sr1的输入信号端in被配置为接收来自外部的帧起始信号。此外，如图9所示，除第一级移位寄存器电路sr1之外的每一级移位寄存器电路的输入信号端in与上一级移位寄存器电路的第n输出信号端outn电连接，以将来自该第n输出信号端的输出信号作为输入信号。

图10示出了根据本公开实施例的栅极驱动电路的驱动方法1000的流程图。所述方法1000可用于对如图9所示的栅极驱动电路900进行驱动。

在步骤s1010中，向第一级移位寄存器(例如sr1)的输入信号端提供帧起始信号。

在步骤s1020中，通过2k个时钟信号线(例如，c1-c6)向各级移位寄存器电路中的各时钟信号端提供时钟信号。其中，通过所述2k个时钟信号线中的第一时钟信号线(即c1)提供的时钟信号在第一个周期的第一沿(例如，上升沿)比所述帧起始信号的第一沿滞后1/2k个时钟周期。

图11示出了根据本公开实施例的显示装置的示意方框图。如图11所示，显示装置1100包括栅极驱动电路1110。所述栅极驱动电路1110可以通过根据本公开任一实施例的栅极驱动电路来实现。根据本公开实施例的显示装置1000可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上的详细描述通过使用示意图、流程图和/或示例，已经阐述了众多实施例。在这种示意图、流程图和/或示例包含一个或多个功能和/或操作的情况下，本领域技术人员应理解，这种示意图、流程图或示例中的每一功能和/或操作可以通过各种结构、硬件、软件、固件或实质上它们的任意组合来单独和/或共同实现。

虽然已参照几个典型实施例描述了本公开，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本公开能够以多种形式具体实施而不脱离公开的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。