GOA器件及栅极驱动电路的制作方法

本申请涉及显示领域，尤其涉及一种goa器件及栅极驱动电路。

背景技术：

阵列基板行驱动(gatedriveonarray，goa)技术，为将扫描线驱动电路集成在液晶面板的阵列基板上，从而在材料成本和制作工艺方面上降低产品成本。

随着显示行业技术的发展，用户对显示面板的外观设计要求越来越高，比如窄边框的设计。显示面板边框区域设置有大量的goa走线，使得边框区域无法进一步减小。

因此，本申请基于此技术问题提出了下列技术方案。

技术实现要素：

本申请提供一种goa器件及栅极驱动电路，以实现显示面板窄边框的设计。

为解决上述问题，本申请提供的技术方案如下：

本申请提出了一种goa器件，其中，所述goa器件包括至少两个goa单元，所述goa单元包括：

上拉控制模块，用于接收第一扫描信号，并根据所述第一扫描信号的控制至少生成第2n-1级的扫描电平信号和第2n级的扫描电平信号；

至少一第一上拉模块，所述第一上拉模块用于接收所述第2n-1级的扫描电平信号和由时钟信号源提供的第2n-1级的时钟信号，以及用于根据所述第2n-1级的扫描电平信号以及所述第2n-1级的时钟信号拉升第2n-1级的扫描信号；

至少一第二上拉模块，所述第二上拉模块用于接收所述第2n级的扫描电平信号和由所述时钟信号源提供的第2n级的时钟信号，以及用于根据所述第2n级的扫描电平信号以及所述第2n级的时钟信号拉升第2n级的扫描信号；

下拉模块，用于接收第二扫描信号和由恒压低电平源提供的恒压低电平，以及用于根据所述第二扫描信号将所述恒压低电平输出至所述goa单元的输出端；

下拉维持模块，用于维持所述第2n-1级的扫描电平信号及所述第2n-1级的扫描信号的低电平、及所述第2n级的扫描电平信号及所述第2n级的扫描信号的低电平；

至少一第一自举电容，所述第一自举电容用于生成所述第2n-1级的扫描电平信号的高电平；

至少一第二自举电容，所述第二自举电容用于生成所述第2n级的扫描电平信号的高电平；

所述上拉控制模块的输出端与至少一所述第一上拉模块、至少一所述第二上拉模块、所述下拉模块、所述下拉维持模块、至少一所述第一自举电容、及至少一所述第二自举电容电连接；

其中，n为正整数。

在本申请的goa器件中，所述goa单元包括第一上拉模块和第二上拉模块；

所述第一上拉模块包括第二十一薄膜晶体管，所述二十一薄膜晶体管的栅极电连接至所述上拉控制模块的输出端，漏极电连接至第一时钟信号源，源极电连接至所述第2n-1级的扫描信号的输出端；

所述第二上拉模块包括第七十薄膜晶体管，所述第七十薄膜晶体管的栅极电连接至所述上拉控制模块的输出端，漏极电连接至第二时钟信号源，源极电连接至所述第2n级的扫描信号的输出端。

在本申请的goa器件中，所述下拉模块至包括第三十一薄膜晶体管、第四十一薄膜晶体管、及至少一第七十一薄膜晶体管；

所述第三十一薄膜晶体管的栅极电连接至所述第二扫描信号的输出端，源极电连接至所述恒压低电平源，漏极电连接至所述第2n-1级的扫描信号的输出端；

所述第四十一薄膜晶体管的栅极电连接至第二扫描信号的输出端，源极电连接至所述恒压低电平源，漏极电连接至所述上拉控制模块的输出端；

所述第七十一薄膜晶体管的栅极电连接至第二扫描信号的输出端，源极电连接至所述恒压低电平源，漏极电连接至所述上拉控制模块的输出端。

在本申请的goa器件中，所述下拉维持模块包括第一下拉维持单元及第二下拉维持单元；

所述第一下拉维持单元包括第五十一薄膜晶体管、第五十二薄膜晶体管、第五十三薄膜晶体管、第五十四薄膜晶体管、第四十二薄膜晶体管、第三十二薄膜晶体管、及至少一第七十二薄膜晶体管；

所述第五十一薄膜晶体管的栅极以及漏极接入第一方波信号，源极电连接于所述第五十二薄膜晶体管的漏极以及所述第五十三薄膜晶体管的栅极；

所述第五十二薄膜晶体管的栅极电连接至所述上拉控制模块的输出端，源极电连接于所述恒压低电平源；

所述第五十三薄膜晶体管的漏极接入第一方波信号，源极电连接至所述第五十四薄膜晶体管的漏极、所述第四十二薄膜晶体管的栅极以及所述第三十二薄膜晶体管的栅极；

所述第五十四薄膜晶体管的栅极电连接至所述上拉控制模块的输出端，源极电连接于所述恒压低电平源；

所述第四十二薄膜晶体管的源极电连接于所述恒压低电平源，漏极电连接至所述上拉控制模块的输出端；

所述第三十二薄膜晶体管的源极电连接于所述恒压低电平源，漏极电连接至所述第2n-1级的扫描信号的输出端；

所述第七十二薄膜晶体管的源极电连接于所述恒压低电平源，漏极电连接至所述第2n级的扫描信号的输出端；

所述第二下拉维持单元包括第六十一薄膜晶体管、第六十二薄膜晶体管、第六十三薄膜晶体管、第六十四薄膜晶体管、第四十三薄膜晶体管、第三十三薄膜晶体管、及至少一第七十三薄膜晶体管；

所述第六十一薄膜晶体管的栅极以及漏极接入第二方波信号，源极电连接于所述第六十二薄膜晶体管的漏极以及所述第六十三薄膜晶体管的栅极；

所述第六十二薄膜晶体管的栅极电连接至所述上拉控制模块的输出端，源极电连接至所述恒压低电平源；

所述第六十三薄膜晶体管的漏极接入第二方波信号，源极电连接于所述第六十四薄膜晶体管的漏极、所述第四十三薄膜晶体管的栅极以及所述第三十三薄膜晶体管的栅极；

所述第六十四薄膜晶体管的栅极电连接至所述上拉控制模块的输出端，源极电连接于所述恒压低电平源；

所述第四十三薄膜晶体管的源极电连接于所述恒压低电平源，漏极电连接于所述上拉控制模块的输出端；

所述第三十三薄膜晶体管的源极电连接于所述恒压低电平源，漏极电连接于所述第2n-1级的扫描信号的输出端；

所述第七十三薄膜晶体管的源极电连接于所述恒压低电平源，漏极电连接于所述第2n级的扫描信号的输出端。

在本申请的goa器件中，所述goa单元至少包括第一自举电容和第二自举电容，所述自举电容的数量与所述上拉模块的数量相等；

所述第一自举电容设置在所述上拉控制模块的输出端及所述第2n-1级的扫描信号的输出端之间

所述第二自举电容设置在所述上拉控制模块的输出端及所述第2n的扫描信号的输出端之间。

本申请还提出了一种栅极驱动电路，其包括：

至少第一时钟信号源，所述第一时钟信号源用于提供第2n-1级的时钟信号；

至少第二时钟信号源，所述第二时钟信号源用于提供第2n级的时钟信号；

恒压低电平源，用于提供恒压低电平；

goa器件，包括至少两个goa单元，所述goa单元包括：

上拉控制模块，用于接收第一扫描信号，并根据所述第一扫描信号的控制至少生成第2n-1级的扫描电平信号和第2n级的扫描电平信号；

至少一第一上拉模块，所述第一上拉模块用于接收所述第2n-1级的扫描电平信号和所述第一时钟信号源提供的第2n-1级的时钟信号，以及用于根据所述第2n-1级的扫描电平信号以及所述第2n-1级的时钟信号拉升第2n-1级的扫描信号；

至少一第二上拉模块，所述第二上拉模块用于接收所述第2n级的扫描电平信号和由所述第二时钟信号源提供的第2n级的时钟信号，以及用于根据所述第2n级的扫描电平信号以及所述第2n级的时钟信号拉升第2n级的扫描信号；

下拉模块，用于接收第二扫描信号和由恒压低电平源提供的恒压低电平，以及用于根据所述第二扫描信号将所述恒压低电平输出至所述goa单元的输出端；

下拉维持模块，用于维持所述第2n-1级的扫描电平信号及所述第2n-1级的扫描信号的低电平、及所述第2n级的扫描电平信号及所述第2n级的扫描信号的低电平；

至少一第一自举电容，所述第一自举电容用于生成所述第2n-1级的扫描电平信号的高电平；

至少一第二自举电容，所述第二自举电容用于生成所述第2n级的扫描电平信号的高电平；

所述上拉控制模块的输出端与至少一所述第一上拉模块、至少一所述第二上拉模块、所述下拉模块、所述下拉维持模块、至少一所述第一自举电容、及至少一所述第二自举电容电连接；

所述恒压低电平源与所述下拉维持模块、及所述下拉模块电连接，所述第一时钟信号源与所述第一上拉模块电连接，所述第二时钟信号源与所述第二上拉模块电连接；

其中，n为正整数。

在本申请的栅极驱动电路中，所述goa单元包括第一上拉模块和第二上拉模块；

所述第一上拉模块包括第二十一薄膜晶体管，所述二十一薄膜晶体管的栅极电连接至所述上拉控制模块的输出端，漏极电连接至第一时钟信号源，源极电连接至所述第2n-1级的扫描信号的输出端；

所述第二上拉模块包括第七十薄膜晶体管，所述第七十薄膜晶体管的栅极电连接至所述上拉控制模块的输出端，漏极电连接至第二时钟信号源，源极电连接至所述第2n级的扫描信号的输出端。

在本申请的栅极驱动电路中，所述下拉模块至包括第三十一薄膜晶体管、第四十一薄膜晶体管、及至少一第七十一薄膜晶体管；

所述第三十一薄膜晶体管的栅极电连接至所述第二扫描信号的输出端，源极电连接至所述恒压低电平源，漏极电连接至所述第2n-1级的扫描信号的输出端；

所述第四十一薄膜晶体管的栅极电连接至第二扫描信号的输出端，源极电连接至所述恒压低电平源，漏极电连接至所述上拉控制模块的输出端；

所述第七十一薄膜晶体管的栅极电连接至第二扫描信号的输出端，源极电连接至所述恒压低电平源，漏极电连接至所述上拉控制模块的输出端。

在本申请的栅极驱动电路中，所述下拉维持模块包括第一下拉维持单元及第二下拉维持单元；

所述第一下拉维持单元包括第五十一薄膜晶体管、第五十二薄膜晶体管、第五十三薄膜晶体管、第五十四薄膜晶体管、第四十二薄膜晶体管、第三十二薄膜晶体管、及至少一第七十二薄膜晶体管；

所述第五十一薄膜晶体管的栅极以及漏极接入第一方波信号，源极电连接于所述第五十二薄膜晶体管的漏极以及所述第五十三薄膜晶体管的栅极；

所述第五十二薄膜晶体管的栅极电连接至所述上拉控制模块的输出端，源极电连接于所述恒压低电平源；

所述第五十三薄膜晶体管的漏极接入第一方波信号，源极电连接至所述第五十四薄膜晶体管的漏极、所述第四十二薄膜晶体管的栅极以及所述第三十二薄膜晶体管的栅极；

所述第五十四薄膜晶体管的栅极电连接至所述上拉控制模块的输出端，源极电连接于所述恒压低电平源；

所述第四十二薄膜晶体管的源极电连接于所述恒压低电平源，漏极电连接至所述上拉控制模块的输出端；

所述第三十二薄膜晶体管的源极电连接于所述恒压低电平源，漏极电连接至所述第2n-1级的扫描信号的输出端；

所述第七十二薄膜晶体管的源极电连接于所述恒压低电平源，漏极电连接至所述第2n级的扫描信号的输出端；

所述第二下拉维持单元包括第六十一薄膜晶体管、第六十二薄膜晶体管、第六十三薄膜晶体管、第六十四薄膜晶体管、第四十三薄膜晶体管、第三十三薄膜晶体管、及至少一第七十三薄膜晶体管；

所述第六十一薄膜晶体管的栅极以及漏极接入第二方波信号，源极电连接于所述第六十二薄膜晶体管的漏极以及所述第六十三薄膜晶体管的栅极；

所述第六十二薄膜晶体管的栅极电连接至所述上拉控制模块的输出端，源极电连接至所述恒压低电平源；

所述第六十三薄膜晶体管的漏极接入第二方波信号，源极电连接于所述第六十四薄膜晶体管的漏极、所述第四十三薄膜晶体管的栅极以及所述第三十三薄膜晶体管的栅极；

所述第六十四薄膜晶体管的栅极电连接至所述上拉控制模块的输出端，源极电连接于所述恒压低电平源；

所述第四十三薄膜晶体管的源极电连接于所述恒压低电平源，漏极电连接于所述上拉控制模块的输出端；

所述第三十三薄膜晶体管的源极电连接于所述恒压低电平源，漏极电连接于所述第2n-1级的扫描信号的输出端；

所述第七十三薄膜晶体管的源极电连接于所述恒压低电平源，漏极电连接于所述第2n级的扫描信号的输出端。

在本申请的栅极驱动电路中，所述goa单元至少包括第一自举电容和第二自举电容，所述自举电容的数量与所述上拉模块的数量相等；

所述第一自举电容设置在所述上拉控制模块的输出端及所述第2n-1级的扫描信号的输出端之间

所述第二自举电容设置在所述上拉控制模块的输出端及所述第2n的扫描信号的输出端之间。

有益效果：本申请在goa单元中设置有至少两个所述上拉模块及至少两个所述自举电容，每一所述上拉模块对应一所述时钟信号源，并通过上拉控制模块、下拉模块及下拉维持模块，使得相邻两行像素单元共用一个栅极驱动电路，缩短了边框区域goa电路的排布，实现了超窄边框的设计。

附图说明

为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一种goa单元的电路结构图。

具体实施方式

以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。在图中，结构相似的单元是用以相同标号表示。

本申请提出了一种goa器件，所述goa器件包括n个级联的goa单元，每一所述goa单元：上拉控制模块、至少两个上拉模块、下拉模块、下拉维持模块、至少两个自举电容。所述上拉控制模块的输出端与至少两个所述上拉模块、所述下拉模块、所述下拉维持模块、至少一个自举电容电连接。

所述上拉模块至少包括第一上拉模块和第二上拉模块。所述自举电容至少包括第一自举电容和第二自举电容。

请参阅图1，图1为本申请一种goa单元的电路原理图。

在一种实施例中，所述goa单元100包括：上拉控制模块10；第一上拉模块20、第二上拉模块30、下拉模块40、下拉维持模块50、第一自举电容cb_1、第二自举电容cb_2。

所述上拉控制模块10的输出端与所述第一上拉模块20、所述第二上拉模块30、所述下拉模块40、所述下拉维持模块50、所述第一自举电容cb_1、及所述第二自举电容cb_2电连接。

所述goa单元100与恒压低电平源及至少一时钟信号源电连接。

在一种实施例中，所述时钟信号源的数量可以小于所述上拉模块的数量相等。一所述时钟信号源对应至少两个所述上拉模块。

在一种实施例中，所述时钟信号源的数量可以与所述上拉模块的数量相等。每一所述时钟信号源对应一所述上拉模块。

在一种实施例中，所述时钟信号源包括第一时钟信号源ck1和第二时钟信号源ck2。

所述恒压低电平源vss与所述下拉维持模块50、及所述下拉模块40电连接。所述第一时钟信号源ck1与所述第一上拉模块20电连接，所述第二时钟信号源ck2与所述第二上拉模块30电连接。

所述第一时钟信号源ck1，用于提供第2n-1级的时钟信号。所述第一时钟信号ck1包括第一高电平及第一低电平。

所述第二时钟信号源ck2，用于提供第2n级的时钟信号。所述第二时钟信号ck2包括第二高电平及第二低电平。

恒压低电平源vss，用于提供恒压低电平。

上拉控制模块10，用于接收第一扫描信号，并根据所述第一扫描信号的控制生成第2n-1级的扫描电平信号q(2n)与第2n级的扫描电平信号q(2n)。

第一上拉模块20，用于根据第2n-1级的扫描电平信号q(2n)、及第2n-1级的第一时钟信号ck1拉升第2n-1级的扫描信号。

第二上拉模块30，用于根据第2n级的扫描电平信号q(2n)、及第2n级的第二时钟信号ck2拉升第2n级的扫描信号。

下拉模块40，用于根据第二扫描信号，将恒压低电平源vss所提供的恒压低电平输出至对应级的扫描信号的输出端。

下拉维持模块50，用于维持对应级的扫描电平信号及扫描信号的低电平。

第一自举电容cb_1，用于生成第2n-1级的的扫描电平信号的高电平。

第二自举电容cb_2，用于生成第2n级的的扫描电平信号的高电平。

在一种实施例中，n为正整数。

在一种实施例中，请参阅图1，所述第一上拉模块20包括第二十一薄膜晶体管t21，所述第二十一薄膜晶体管t21的栅极电连接至所述上拉控制模块10的输出端，漏极电连接至所述第一时钟信号源，源极电连接至所述第2n-1级的扫描信号g(2n-1)的输出端。所述第二十一薄膜晶体管t21的栅极电连接至所述上拉控制模块10的输出端。

所述第二上拉模块30包括第七十薄膜晶体管t70，所述第七十薄膜晶体管t70的栅极电连接至所述上拉控制模块10的输出端，漏极电连接至所述第二时钟信号源，源极电连接至所述第2n级的扫描信号g(2n)的输出端。所述第七十薄膜晶体管t70的栅极电连接至所述上拉控制模块10的输出端。

所述下拉模块40包括第三十一薄膜晶体管t31、第四十一薄膜晶体管t41及至少一第七十一薄膜晶体管t71。

在一种实施例中，所述第七十一薄膜晶体管t71的数量没有具体的限制，本实施例所述下拉模块40包括一个所述第七十一薄膜晶体管t71。

所述第三十一薄膜晶体管t31的栅极电连接至第2n+4级扫描信号g(2n+4)的输出端，源极电连接至所述恒压低电平源vss，漏极电连接至所述第2n-1级的扫描信号g(2n-1)的输出端。

所述第七十一薄膜晶体管t71的栅极电连接至第2n+4级扫描信号g(2n+4)的输出端，源极电连接至所述恒压低电平源vss，漏极电连接至所述第2n级的扫描信号g(2n)的输出端。

所述第四十一薄膜晶体管t41的栅极电连接至第2n+4级扫描信号g(2n+4)的输出端，源极电连接至所述恒压低电平源vss，漏极电连接至所述上拉控制模块10的输出端。

所述上拉控制模块10包括第十一薄膜晶体管t11，所述第十一薄膜晶体管t11的栅极和漏极电连接至第2n-5级的扫描信号g(2n-5)的输出端，源极电连接至所述上拉控制模块10的输出端。

所述下拉维持模块50包括第一下拉维持单元501及第二下拉维持单元502。

所述第一下拉维持单元501包括第五十一薄膜晶体管t51、第五十二薄膜晶体管t52、第五十三薄膜晶体管t53、第五十四薄膜晶体管t54、第四十二薄膜晶体管t42、第三十二薄膜晶体管t32、及至少一第七十二薄膜晶体管t72。

在一种实施例中，所述第七十二薄膜晶体管t72的数量没有具体的限制，本实施例所述第一下拉维持单元501包括一个所述第七十二薄膜晶体管t72。

所述第五十一薄膜晶体管t51的栅极以及漏极接入第一方波信号lc1，源极电连接于所述第五十二薄膜晶体管t52的漏极以及所述第五十三薄膜晶体管t53的栅极。

所述第五十二薄膜晶体管t52的栅极电连接至所述上拉控制模块10的输出端，源极电连接于所述恒压低电平源vss。

所述第五十三薄膜晶体管t53的漏极接入第一方波信号lc1，源极电连接至所述第五十四薄膜晶体管t54的漏极、所述第四十二薄膜晶体管t42的栅极以及所述第三十二薄膜晶体管t32的栅极。

所述第五十四薄膜晶体管t54的栅极电连接至所述上拉控制模块10的输出端，源极电连接于所述恒压低电平源vss。

所述第四十二薄膜晶体管t42的源极电连接于所述恒压低电平源vss，漏极电连接至所述上拉控制模块10的输出端。

所述第三十二薄膜晶体管t32的源极电连接于所述恒压低电平源vss，漏极电连接至第2n-1级的扫描信号g(2n-1)的输出端。

所述第七十二薄膜晶体管t72的源极电连接于所述恒压低电平源vss，漏极电连接至第2n级的扫描信号g(2n)的输出端。

所述第二下拉维持单元502包括第六十一薄膜晶体管t61、第六十二薄膜晶体管t62、第六十三薄膜晶体管t63、第六十四薄膜晶体管t64、第四十三薄膜晶体管t43、第三十三薄膜晶体管t33、及至少一第七十三薄膜晶体管t73。

在一种实施例中，所述第七十三薄膜晶体管t73的数量没有具体的限制，本实施例所述第二下拉维持单元502包括一个所述第七十三薄膜晶体管t73。

所述第六十一薄膜晶体管t61的栅极以及漏极接入第二方波信号lc2，源极电连接于所述第六十二薄膜晶体管t62的漏极以及所述第六十三薄膜晶体管t63的栅极。

所述第六十二薄膜晶体管t62的栅极电连接至所述上拉控制模块10的输出端，源极电连接至所述恒压低电平源vss。

所述第六十三薄膜晶体管t63的漏极接入第二方波信号lc2，源极电连接于所述第六十四薄膜晶体管t64的漏极、所述第四十三薄膜晶体管t43的栅极以及所述第三十三薄膜晶体管t33的栅极。

所述第六十四薄膜晶体管t64的栅极电连接至所述上拉控制模块10的输出端，源极电连接于所述恒压低电平源vss；

所述第四十三薄膜晶体管t43的源极电连接于所述恒压低电平源vss，漏极电连接于所述上拉控制模块10的输出端。

所述第三十三薄膜晶体管t33的源极电连接于所述恒压低电平源vss，漏极电连接于第2n-1级的扫描信号g(2n)的输出端。

所述第七十三薄膜晶体管t73的源极电连接于所述恒压低电平源vss，漏极电连接于第2n级的扫描信号g(2n)的输出端。

所述第一自举电容cb_1设置在所述上拉控制模块10的输出端及第2n-1级的扫描信号g(2n-1)的输出端之间。

所述第二自举电容cb_2设置在所述上拉控制模块10的输出端及第2n级的扫描信号g(2n)的输出端之间。

在一种实施例中，所述第二上拉模块30中所述第七十薄膜晶体管t70的数量、所述下拉模块40中所述第七十一薄膜晶体管t71的数量、所述第一下拉维持模块501中所述第七十二薄膜晶体管t72的数量、及所述第二下拉维持模块502中所述第七十三薄膜晶体管t73的数量相等。

在一种实施例中，所述自举电容的数量可以与所述上拉模块的数量相等。每一所述自举电容与一所述上拉模块对应。

在一种实施例中，所述第一方波信号lc1和所述第二方波信号lc2均为占空比为1/2的方波，相位相差1/2个周期，第一下拉维持单元和第二下拉维持单元交替工作，使得整个电路更加稳定。

在一种实施例中，当使用所述goa器件时，由启动信号stv启动驱动电路。当第2n-5级扫描信号g(2n-5)为高电平时，第十一薄膜晶体管t11导通，第2n-5级扫描信号g(2n-5)的高电平通过第十一薄膜晶体管t11给所述第一自举电容cb_1和所述第二自举电容cb_2充电，使得参考点q(2n)上升到一较高电平。

当第2n-5级扫描信号g(2n-5)为低电平时，第十一薄膜晶体管t11闭合。参考点q(2n)通过自举电容cb_1维持一较高的电平。第二十一薄膜晶体管t21导通，所述第一时钟信号经由所述第一上拉模块20输出至第2n-1级的扫描信号g(2n-1)的输出端。

另外，参考点q(2n)通过自举电容cb_2维持一较高的电平。七十薄膜晶体管t70导通，所述第二时钟信号经由所述第二上拉模块30输出至第2n级的扫描信号g(2n)的输出端。

当第2n+4级的扫描信号g(2n+4)为高电平时，第三十一薄膜晶体管t31、第四十一薄膜晶体管t41、及第七十一薄膜晶体管t71导通。

恒压低电平源vss将对应的扫描信号g(2n-1)置于恒压低电平，由于第一低电平小于恒压低电平，从而弥补对应的寄生电容产生的馈通电压。

恒压低电平源vss将对应的扫描信号g(2n)置于恒压低电平，由于第二低电平小于恒压低电平，从而弥补对应的寄生电容产生的馈通电压。

在一种实施例中，通过下拉维持模块50上的第一下拉维持模块501和第二下拉维持模块502的交替作用，保证参考点q(2n)的低电位，对处于恒压低电平的对应的扫描信号或g(2n-1)或g(2n)起到维持作用。

在一种实施例中，所述第一时钟信号源ck1和所述第二时钟信号源ck2的频率可以相同或不同，具体不做限制。

本申请设置有至少两个所述上拉模块及至少两个所述自举电容，每一所述上拉模块对应一所述时钟信号源，并通过共用上拉控制模块、下拉模块及下拉维持模块，使得相邻两行像素单元同一goa器件所驱动，缩短了边框区域goa电路的排布，实现了超窄边框的设计。

本申请提供一种栅极驱动电路，所述栅极驱动电路包括：至少第一时钟信号源，所述第一时钟信号源用于提供第2n-1级的时钟信号。至少第二时钟信号源，所述第二时钟信号源用于提供第2n级的时钟信号。恒压低电平源，用于提供对应级的恒压低电平。以及goa器件，所述goa器件包括至少两个的goa单元，每一所述goa单元：上拉控制模块、至少一第一上拉模块、至少一第二上拉模块、下拉模块、下拉维持模块、至少一第一自举电容、及至少一第二自举电容。

所述上拉控制模块的输出端与至少一所述第一上拉模块、至少一所述第二上拉模块、所述下拉模块、所述下拉维持模块、至少一所述第一自举电容、及至少一所述第二自举电容电连接。所述恒压低电平源与所述下拉维持模块、及所述下拉模块电连接。所述第一时钟信号源与所述第一上拉模块电连接，所述第二时钟信号源与所述第二上拉模块电连接。

在一种实施例中，n为正整数。

本实施例中的所述栅极驱动电路的具体工作原理与所述goa器件相同，此处不再一一赘述。

本申请提出了一种goa器件及栅极驱动电路，所述栅极驱动电路包括：至少一时钟信号源；恒压低电平源；goa器件，包括n个级联的goa单元，每一所述goa单元包括：上拉控制模块、至少两个上拉模块、下拉模块、下拉维持模块、至少两个自举电容。本申请在goa单元中设置有至少两个所述上拉模块及至少两个所述自举电容，每一所述上拉模块对应一所述时钟信号源，并通过上拉控制模块、下拉模块及下拉维持模块，使得相邻两行像素单元共用一个栅极驱动电路，缩短了边框区域goa电路的排布，实现了超窄边框的设计。

综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。