GOA电路及显示面板的制作方法

本申请涉及显示技术领域，具体涉及一种goa电路及显示面板。

背景技术：

goa(英文全称：gatedriveronarray，中文全称：集成栅极驱动电路)技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。

现有的goa电路中的晶体管存在阈值电压偏移的问题，从而导致显示面板的品质不佳。

技术实现要素：

本申请实施例的目的在于提供一种goa电路及显示面板，能够解决goa电路中的晶体管存在阈值电压偏移，从而导致显示面板的品质不佳的技术问题。

本申请实施例提供一种goa电路，包括：多级级联的goa单元，每一级goa单元均包括：上拉控制模块、下传模块、上拉模块、下拉模块、下拉维持模块以及自举电容；

所述上拉控制模块接入上一级级传信号以及上一级扫描信号，并电性连接于第一节点，用于在所述上一级级传信号的控制下将所述上一级扫描信号输出至所述第一节点；

所述下传模块接入高频时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级级传信号；

所述上拉模块接入所述高频时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级扫描信号；

所述下拉模块接入下一级扫描信号以及参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下一级扫描信号的控制下，下拉所述第一节点的电位以及所述本级扫描信号的电位；

所述下拉维持模块接入参考高电平信号、复位信号以及所述参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下拉模块下拉所述第一节点的电位以及所述本级扫描信号的电位后维持所述第一节点的电位以及所述本级扫描信号的电位，并且在复位期间，在所述复位信号的作用下抑制相应晶体管的阈值电压偏移；

所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号。

在本申请所述的goa电路中，所述上拉控制模块包括：第一晶体管；

所述第一晶体管的栅极电性连接于所述上一级级传信号，所述第一晶体管的源极电性连接于所述上一级扫描信号，所述第一晶体管的漏极电性连接于所述第一节点。

在本申请所述的goa电路中，所述下传模块包括：第二晶体管；

所述第二晶体管的栅极电性连接于所述第一节点，所述第二晶体管的源极电性连接于所述高频时钟信号，所述第三晶体管的漏极电性连接于所述本级级传信号。

在本申请所述的goa电路中，所述上拉模块包括：第三晶体管；

所述第三晶体管的栅极电性连接于所述第一节点，所述第三晶体管的源极电性连接于所述高频时钟信号，所述第三晶体管的漏极电性连接于所述本级扫描信号。

在本申请所述的goa电路中，所述下拉模块包括：第四晶体管与第五晶体管；

所述第四晶体管的栅极以及所述第五晶体管的栅极均电性连接于所述下一级扫描信号；所述第四晶体管的源极以及所述第五晶体管的源极均电性连接于所述参考低电平信号；所述第四晶体管的漏极电性连接于所述第一节点，所述第五晶体管的漏极电性连接于所述本级扫描信号。

在本申请所述的goa电路中，所述下拉维持模块包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管；

所述第六晶体管的栅极、源极以及所述第七晶体管的源极均电性连接于所述参考高电平信号；所述第六晶体管的漏极、所述第七晶体管的栅极以及所述第八晶体管的漏极电性连接；所述第七晶体管的漏极、所述第九晶体管的漏极、所述第十晶体管的栅极以及所述第十一晶体管的栅极均电性连接于第二节点；所述第八晶体管的栅极与所述第九晶体管的栅极均电性连接于所述第一节点；所述第八晶体管的源极、所述第九晶体管的源极、所述第十晶体管的源极以及所述第十一晶体管的源极均电性连接于所述参考低电平信号；所述第十晶体管的漏极电性连接于所述第一节点；所述第十一晶体管的漏极电性连接于所述本级扫描信号；

其中，所述第十晶体管以及所述第十一晶体管均对应设置有抑制电极，所抑制电极电性连接于所述复位信号。

在本申请所述的goa电路中，所述第十晶体管以及所述第十一晶体管均包括：层叠设置的栅极、栅极绝缘层、导电沟道、源漏极、钝化层；其中，在所述钝化层上还设置有所述抑制电极。

在本申请所述的goa电路中，所述抑制电极的材料为氧化铟锡。

在本申请所述的goa电路中，在所述复位期间，所述复位信号为高电平信号；在扫描信号输出期间，所述复位信号为低电平信号。

本申请实施例还提供一种显示面板，包括以上所述的goa电路。

本申请实施例提供的goa电路及显示面板，通过在第十晶体管以及第十一晶体管处对应设置抑制电极，抑制电极电性连接于复位信号，在复位期间，在复位信号的作用下抑制第十晶体管以及第十一晶体管的阈值电压偏移，从而提高显示面板的显示品质。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的goa电路的结构示意图；

图2为本申请实施例提供的goa电路中一goa单元的电路示意图；

图3为图2所示的goa电路中第十晶体管与第十一晶体管对应的结构示意图；

图4为本申请实施例提供的goa电路中一goa单元的信号时序图；

图5为本申请实施例提供的显示面板的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管可以包括p型晶体管和/或n型晶体管两种，其中，p型晶体管在栅极为低电平时导通，在栅极为高电平时截止，n型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

请参阅图1，图1为本申请实施例提供的goa电路的结构示意图。如图1所示，本申请实施例提供的goa电路包括多级级联的goa单元。其中，图1以级联的第n-4级goa单元、第n级goa单元和第n+4级goa单元为例。

当第n级goa单元工作时，第n级goa单元输出的扫描信号为高电位，用于打开显示面板中一行中每个像素的晶体管开关，并通过数据信号对每个像素中的像素电极进行充电；第n级级传信号用于控制第n+4级goa单元的工作；当第n+4级goa单元工作时，第n+4级goa单元输出的扫描信号为高电位，同时第n级goa单元输出的扫描信号为低电位。

进一步的，请参阅图2，图2为本申请实施例提供的goa电路中一goa单元的电路示意图。如图2所示，该goa单元包括：上拉控制模块101、下传模块102、上拉模块103、下拉模块104、下拉维持模块105以及自举电容cb。

其中，上拉控制模块101接入上一级级传信号st(n-4)以及上一级扫描信号g(n-4)，并电性连接于第一节点q(n)，用于在上一级级传信号st(n-4)的控制下将上一级扫描信号g(n-4)输出至第一节点q(n)。

其中，下传模块102接入高频时钟信号ck(n)，并电性连接于第一节点q(n)，用于在第一节点q(n)的电位控制下输出本级级传信号st(n)。

其中，上拉模块103接入高频时钟信号ck(n)，并电性连接于第一节点q(n)，用于在第一节点q(n)的电位控制下输出本级扫描信号g(n)。

其中，下拉模块104接入下一级扫描信号g(n+4)以及参考低电平信号vss，并电性连接于第一节点q(n)以及本级扫描信号g(n)，用于在下一级扫描信号g(n+4)的控制下，下拉第一节点q(n)的电位以及所述本级扫描信号g(n)的电位。

其中，下拉维持模块105接入参考高电平信号vgh、复位信号res以及参考低电平信号vss，并电性连接于第一节点q(n)以及本级扫描信号g(n)，用于在下拉模块104下拉第一节点q(n)的电位以及本级扫描信号g(n)的电位后维持第一节点q(n)的电位以及本级扫描信号g(n)的电位，并且在复位期间，在复位信号res的作用下抑制相应晶体管的阈值电压偏移。

其中，自举电容cb的一端电性连接于第一节点q(n)，自举电容cb的另一端电性连接于本级扫描信号g(n)。

请继续参阅图2，在一些实施例中，上拉控制模块101包括：第一晶体管t1；第一晶体管t1的栅极电性连接于上一级级传信号st(n-4)，第一晶体管t1的源极电性连接于上一级扫描信号g(n-4)，第一晶体管t1的漏极电性连接于第一节点q(n)。

请继续参阅图2，在一些实施例中，下传模块102包括：第一晶体管t2；第一晶体管t2的栅极电性连接于第一节点q(n)，第一晶体管t2的源极电性连接于高频时钟信号ck(n)，第三晶体管t3的漏极电性连接于本级级传信号st(n)。

请继续参阅图2，在一些实施例中，上拉模块103包括：第三晶体管t3；第三晶体管t3的栅极电性连接于第一节点q(n)，第三晶体管t3的源极电性连接于高频时钟信号ck(n)，第三晶体管t3的漏极电性连接于本级扫描信号g(n)。

请继续参阅图2，在一些实施例中，下拉模块104包括：第四晶体管t4与第五晶体管t5；第四晶体管t4的栅极以及第五晶体管t5的栅极均电性连接于下一级扫描信号g(n+4)；第四晶体管t4的源极以及第五晶体管t5的源极均电性连接于参考低电平信号vss；第四晶体管t4的漏极电性连接于第一节点q(n)，第五晶体管t5的漏极电性连接于本级扫描信号g(n)。

请继续参阅图2，在一些实施例中，下拉维持模块105包括：第六晶体管t6、第七晶体管t7、第八晶体管t8、第九晶体管t9、第十晶体管t10、第十一晶体管t11；第六晶体管t6的栅极、源极以及第七晶体管t7的源极均电性连接于参考高电平信号vgh；第六晶体管t6的漏极、第七晶体管t7的栅极以及第八晶体管t8的漏极电性连接；第七晶体管t7的漏极、第九晶体管t9的漏极、第十晶体管t10的栅极以及第十一晶体管t11的栅极均电性连接于第二节点p(n)；第八晶体管t8的栅极与第九晶体管t9的栅极均电性连接于第一节点q(n)；第八晶体管t8的源极、第九晶体管t9的源极、第十晶体管t10的源极以及第十一晶体管t11的源极均电性连接于参考低电平信号vss，第十一晶体管t11的源级电性连接于第一参考低电平信号vss；第十晶体管t10的漏极电性连接于第一节点q(n)；第十一晶体管t11的漏极电性连接于本级扫描信号g(n)。

需要说明的是，本申请实施例提供的goa电路与现有goa电路的区别在于：本申请实施例的goa电路的第十晶体管t10以及第十一晶体管t11均对应设置有抑制电极，该抑制电极电性连接于复位信号res。

具体的，请参照图3，图3为图2所示的goa电路中第十晶体管与第十一晶体管对应的结构示意图。如图3所示，第十晶体管以及第十一晶体管均包括：层叠设置的基板10、栅极60、栅极绝缘层20、导电沟道30、源漏极70/80、钝化层40；其中，在钝化层40上还设置有所述抑制电极50。其中，该抑制电极50的材料可以为氧化铟锡。

具体的，请结合图2、图3、图4，图4为本申请实施例提供的goa电路中一goa单元的信号时序图。

在第一时间段t1，上一级级传信号st(n-4)为高电位，第一晶体管t1打开，由于此时第一晶体管t1的源极输入的上一级扫描信号g(n-4)为高电位，使得第一节点q(n)的电位被抬高，第一晶体管t2和第三晶体管t3打开；此时由于高频时钟信号ck(n)为低电位，因此本级级传信号st(n)和本级扫描信号g(n)均为低电位。

在第二时间段t2，上一级级传信号st(n-4)为低电位，第一晶体管t1关闭，第一节点q(n)的电位继续保持为高电位，第一晶体管t2和第三晶体管t3依然打开。此时高频时钟信号ck(n)为高电位，因此，本级级传信号st(n)和本级扫描信号g(n)均为高电位。在该阶段，本级扫描信号g(n)为高电位，使得本级goa单元对应的扫描线被充电，打开本级扫描线对应的一行像素，该行像素被点亮。

同时，在本阶段，由于本级扫描信号g(n)为高电位，在自举电容cb的作用下，将第一节点q(n)的电位进一步抬高，保证第一晶体管t2和第三晶体管t3的打开以及本级级传信号st(n)和本级扫描信号g(n)均为高电位信号。

在第三时间段t3，高频时钟信号ck(n)为低电位。由于下一级扫描信号g(n+4)为高电位信号，使得第四晶体管t4和第五晶体管t5开启，直接将第一节点q(n)与参考低电平信号vss连接，以及将本级扫描信号g(n)与参考低电平信号vss连通。也即，此时，第一节点q(n)的电位以及本级扫描信号g(n)的电位被下拉至参考低电平信号vss的电位。

在第四时间段t4，由于第一节点q(n)的电位被拉低，第八晶体管t8和第九晶体管t9关闭。此时，参考高电平信号vgh为高电位，第五晶体管t5和第六晶体管t6打开，第十晶体管t10和第十一晶体管t11打开，进一步将第一节点q(n)与参考低电平信号vss连通，以及将本级扫描信号g(n)与参考低电平信号vss连通，以维持第一节点q(n)的电位以及本级扫描信号g(n)的电位。

另外，在本申请实施例的goa电路中，在复位期间t5，复位信号res为高电平信号；在扫描信号输出期间，复位信号res为低电平信号。由于第十晶体管t10的栅极与第十一晶体管t11的栅极只有一小段时间是负向电压，其余大多数时间处于正向电压，所以容易正偏。而复位信号res在复位期间t5为正向电压，这相当于在复位期间t5,抑制电极50处于正向电压，导致正偏，其相对于第十晶体管t10的栅极以及第十一晶体管t11的栅极是负偏，两个电极效果叠加抵消，从而可以减小goa电路中第十晶体管t10与第十一晶体管t11的阈值电压偏移。

请参阅图5，图5为本申请实施例提供的显示面板的结构示意图。如图5所示，该显示面板包括显示区域100以及集成设置在显示区域100边缘上的goa电路200；其中，该goa电路200与上述的goa电路的结构和原理类似，这里不再赘述。

以上仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。