一种显示控制参数的更新方法、驱动芯片与流程

本申请涉及像素阵列驱动技术领域，更具体地说，涉及一种显示控制参数的更新方法、驱动芯片。

背景技术：

发光二极管(lightemittingdiode，led)作为显示像素，多个显示像素阵列排布的结构称为像素阵列或led阵列。

像素阵列的显示驱动通常需要依靠驱动芯片来完成，像素阵列中每个显示像素的亮度通常由多种显示控制参数共同控制。为了实现对像素阵列中的显示控制参数的更新，驱动芯片中通常将一类显示控制参数存储在寄存器的一个地址分页中，在需要对某一类显示控制参数进行更新时，利用驱动芯片的接口模块(通常为i2c接口)的连写功能，快速完成驱动芯片中存储的该类显示控制参数的更新。

但是在实际的应用过程中，通常需要驱动芯片控制像素阵列完成多幅图像或动画的显示，这就需要不断的对驱动芯片中存储的多类显示控制参数进行更新，以使驱动芯片驱动像素阵列完成不同图像的连续显示。但对于具有较多显示像素的像素阵列而言，利用现有的显示控制参数的更新方法对驱动芯片存储的显示控制参数进行更新需要依靠接口模块传输大量的数据，不仅提高了对于接口模块的传输数据能力的要求，而且容易出现接口模块的传输数据能力难以满足要求的情况，导致像素阵列的显示异常。

技术实现要素：

为解决上述技术问题，本申请实施例提供了一种显示控制参数的更新方法、驱动芯片，以实现在多个显示控制参数更新的过程中，降低对接口模块的传输数据能力的要求的目的，避免出现接口模块的传输数据能力难以满足要求的情况。

为实现上述技术目的，本申请实施例提供了如下技术方案：

一种显示控制参数的更新方法，应用于驱动芯片，所述驱动芯片用于驱动包括多个显示像素的像素阵列显示，所述驱动芯片包括存储有a种显示控制参数的显示控制存储单元，p＞1，所述显示控制参数的更新方法包括：

获取显示更新指令，所述显示更新指令包括显示控制参数和参数逻辑地址，所述参数逻辑地址中包括按所述像素阵列的显示像素的排列顺序排列的控制参数组，所述控制参数组包括至少一个显示控制参数；

缓存q个预设单位的显示控制参数，q＝p-1；

根据所述参数逻辑地址确定所述显示控制存储单元中待更新的物理地址顺序；

利用缓存的显示控制参数和所述显示更新指令中的显示控制参数，根据所述待更新的物理地址顺序对所述显示控制存储单元中存储的显示控制参数进行更新。

可选的，所述利用缓存的显示控制参数和所述显示更新指令中的显示控制参数，根据所述待更新的物理地址顺序对所述显示控制存储单元中存储的显示控制参数进行更新包括：

利用缓存的q个预设单位的显示控制参数，和缓存的显示控制参数后的一预设单位的显示控制参数，根据所述待更新的物理地址顺序，将缓存的q个预设单元的显示控制参数和缓存的显示控制参数后的一预设单位的显示控制参数写入所述显示控制存储单元中；

判断所述显示更新指令中的显示控制参数是否全部写入所述显示控制存储单元，如果否，则缓存所述显示更新指令中写入所述显示控制存储单元的显示控制参数的后q个预设单位的显示控制参数，并返回利用缓存的q个预设单位的显示控制参数，和缓存的显示控制参数后的一预设单位的显示控制参数，根据所述待更新的物理地址顺序，将缓存的q个预设单元的显示控制参数和缓存的显示控制参数后的一预设单位的显示控制参数写入所述显示控制存储单元中的步骤。

可选的，所述预设单位为字节。

一种驱动芯片，用于驱动包括多个显示像素的像素阵列显示，所述驱动芯片包括：接口模块、与所述接口模块连接的时序信号输出模块和数据信号输出模块；其中，

所述接口模块用于接收显示更新指令和时序更新指令；

所述时序信号输出模块用于根据时序控制信息输出选择开关信号，和用于接收所述时序更新指令，根据所述时序更新指令中的时序控制参数更新所述时序控制信息；

所述显示更新指令包括显示控制参数和参数逻辑地址，所述参数逻辑地址中包括按所述像素阵列的显示像素的排列顺序排列的控制参数组，所述控制参数组包括至少一个显示控制参数；

所述数据信号输出模块包括：数据选择单元、显示控制存储单元和数据信号产生单元；其中，

所述数据选择单元包括q个存储寄存器，所述存储寄存器用于缓存所述显示控制参数；q＝p-1，p为所述显示控制存储单元中存储的显示控制参数的种类，p＞1；所述数据选择单元用于根据参数逻辑地址确定所述显示控制存储单元中待更新的物理地址顺序，利用缓存的显示控制参数和所述时序更新指令中的显示控制参数，根据所述待更新的物理地址顺序对所述显示控制存储单元中存储的显示控制参数进行更新；

所述数据信号产生单元用于根据所述显示控制存储单元存储的显示控制参数，产生数据驱动信号向所述像素阵列输出。

可选的，所述数据选择单元利用缓存的显示控制参数和所述显示更新指令中的显示控制参数，根据所述待更新的物理地址顺序对所述显示控制存储单元中存储的显示控制参数进行更新具体用于，

利用缓存的q个预设单位的显示控制参数，和缓存的显示控制参数后的一预设单位的显示控制参数，根据所述待更新的物理地址顺序，将缓存的q个预设单元的显示控制参数和缓存的显示控制参数后的一预设单位的显示控制参数写入所述显示控制存储单元中；

判断所述显示更新指令中的显示控制参数是否全部写入所述显示控制存储单元，如果否，则缓存所述显示更新指令中写入所述显示控制存储单元的显示控制参数的后q个预设单位的显示控制参数，并返回利用缓存的q个预设单位的显示控制参数，和缓存的显示控制参数后的一预设单位的显示控制参数，根据所述待更新的物理地址顺序，将缓存的q个预设单元的显示控制参数和缓存的显示控制参数后的一预设单位的显示控制参数写入所述显示控制存储单元中的步骤。

可选的，所述接口模块包括第一输出端、第二输出端、第三输出端和第四输出端；

所述数据选择单元还包括：写数据选择电路、逻辑地址存储电路、写使能信号产生电路和写地址选择电路；

所述存储寄存器与所述接口模块的第一输出端连接，用于接收所述接口模块传输的显示控制参数并缓存；

所述写数据选择电路包括q个第一输入端、一个第二输入端和一个第三输入端，所述写数据选择电路的q个第一输入端分别与所述存储寄存器连接，所述写数据选择电路的第二输入端与所述接口模块的第一输出端连接；所述写数据选择电路的输出端与所述显示控制存储单元连接；

所述逻辑地址存储电路的输入端与所述接口模块的第二输出端连接，所述逻辑地址存储电路的输出端分别与所述写使能信号产生电路的第二输入端和所述写数据选择电路的第二输入端连接；

所述写地址选择电路的第一输入端与所述接口模块的第三输出端连接；所述写地址选择电路的输出端与所述显示控制存储单元连接；

所述写数据选择电路的第一输入端与所述接口模块的第四输出端连接，所述写数据选择电路的输出端与所述显示控制存储单元连接；

所述逻辑地址存储电路用于存储所述参数逻辑地址，所述写使能信号产生电路用于根据所述参数逻辑地址生成写使能信号，并将所述写使能信号向所述显示控制存储单元传输，所述写使能信号包括第一状态和第二状态；

所述写数据选择电路用于将q个所述存储寄存器缓存的q个预设单位的显示控制参数，和缓存的显示控制参数后的一预设单位的显示控制参数传送给所述显示控制存储单元，还用于根据所述参数逻辑地址生成写数据信号，并将所述写数据信号向所述显示控制存储单元传输，以使所述显示控制存储单元在所述写数据信号的控制下，根据所述待更新的物理地址顺序，将缓存的q个预设单元的显示控制参数和缓存的显示控制参数后的一预设单位的显示控制参数写入所述显示控制存储单元中；所述写数据信号在所述写使能信号处于第一状态时有效。

可选的，所述显示控制存储单元为静态随机存取存储器sram或d触发器寄存器组或锁存器阵列。

可选的，所述预设单位为字节。

从上述技术方案可以看出，本申请实施例提供了一种显示控制参数的更新方法、驱动芯片，其中，利用所述显示控制参数的更新方法对显示控制存储单元中的显示控制参数进行更新时，由于事先根据参数逻辑地址确定了显示控制存储单元中待更新的物理地址顺序，并且缓存了q个预设单位的显示控制参数，因此无论是对显示控制存储单元中一个显示控制参数进行更新，还是对显示控制存储单元中的多个显示控制参数进行更新，均可以利用一次连写操作完成更新过程，提升了驱动芯片中的接口模块传输的数据中显示控制参数所占的比例，即提升了接口模块传输的有效数据在总传输数据中所占的比例，也即在传输相同数量的显示控制参数时，接口模块所需传输的总传输数据的数量降低，从而降低了在多个显示控制参数的更新过程中对接口模块的传输数据能力的要求，降低了接口模块的传输数据能力难以满足要求的情况出现的概率。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为像素阵列中显示像素的排布方式示意图；

图2为对图1所示的像素阵列进行阵列驱动的驱动信号波形的示意图；

图3为现有技术中显示控制存储器中存放显示控制参数的分页示意图；

图4为现有技术中利用i2c接口连写操作时数据线上的数据传输顺序示意图；

图5为通过一次写操作完成分页1中所有a参数更新时的传输时序示意图；

图6为按照显示像素顺序更新一个显示像素的两种控制参数的i2c接口传输时序示意图；

图7为本申请的一个实施例提供的一种显示控制参数的更新方法的流程示意图；

图8和图9为本申请的一个实施例提供的参数逻辑地址中的显示控制参数的排布示意图；

图10为利用本申请实施例提供的显示控制参数的更新方法对两个显示控制参数(a参数和b参数)进行更新时，接口模块传输的数据示意图；

图11为本申请的另一个实施例提供的一种显示控制参数的更新方法的流程示意图；

图12为本申请的一个实施例提供的一种驱动芯片的结构示意图；

图13为本申请的一个实施例提供的一种数据信号输出模块的结构示意图。

具体实施方式

如图1所示，像素阵列是指多个显示像素按m行n列阵列排布的结构，通常采用矩阵驱动模式，在图1中示出了6行6列阵列排布的36个显示像素，每个显示像素都以时分模式工作。每个显示像素的亮度是由流过显示像素的平均电流决定的，对于rgbled构成的显示像素，其输出的红、绿、蓝三色的亮度比例决定了最终显示的颜色。

参考图2，图2为对图1所示的像素阵列进行阵列驱动的驱动信号波形，swx，x∈(1,2,3,4,5,6)表示选择开关信号，在swx处于高电平时，导通处于x列的显示像素；csy，y∈(1,2,3,4,5,6)表示处于y行的每个显示像素的恒流源电流等级参数(由一种显示控制参数确定的数据驱动信号)，cs1中的(i,j)表示坐标为(i,j)，即j行i列位置处的显示像素的恒流源电流等级参数，i∈(1,2,3,4,5,6)，j∈(1,2,3,4,5,6)，在图2中。由这两种信号由驱动芯片输出，对像素阵列进行显示控制。

早期的像素阵列显示的性能要求不高，只有简单的亮/灭控制(选择开关信号控制)和很少的电流调节等级(显示控制参数控制)。随着显示技术的不断提高，驱动芯片对应像素阵列的控制越来越细腻，亮度调节等级也越来越多。在显示控制参数的种类上，不仅有恒流源电流等级参数控制显示像素的亮度，还普遍采用pwm(脉冲宽度调制)技术，通过调节电流脉冲的占空比获得平均电流的更高分辨率。此外，为了方便控制、减少控制信息的传输时间，所述显示控制参数还可以包括针对每路显示像素的亮灭控制信号、自动呼吸控制信号以及针对所有显示像素的全局电流控制信号等。显示控制参数越多，不仅提升了像素阵列的显示性能和功能，而且给用户的应用提供了更多的灵活性。

像素阵列的驱动芯片的接口模块通常采用i2c接口来控制，i2c接口只需要使用scl和sda两根信号线，但数据传输速率较低，通常为400khz的快速i2c接口。而像素阵列的显示像素数量一般很多，且经常用于显示动画效果，此时上层处理器需要周期性的快速更新驱动芯片中所有显示像素的控制参数来实现像素显示。正如背景技术所述，随着显示控制参数种类的不断增加，现有技术中的显示控制参数的更新方法在需要同时更新多个显示控制参数时，对接口模块的传输数据能力的要求较高，容易出现接口模块的传输数据能力难以满足要求的情况出现，导致像素阵列的显示异常。

下面对现有技术中对显示控制参数的更新方法进行详细的描述，现有技术中驱动芯片中包括显示控制存储器，该显示控制存储器中用于存储显示控制参数，如图3所示，这些参数被分类放在不同的寄存器分页中，例如分页1中按像素阵列中显示像素的顺序存储着所有的a参数，分页2中按像素阵列中显示像素的顺序存储着所有的b参数，分页3中按像素阵列中显示像素的顺序存储着所有的c参数；在图3中，(i，j)表示显示像素的坐标。

这样存储的显示控制参数可以在对某一个显示控制参数进行更新时，利用i2c接口的连写功能完成。如图4所示，图4为i2c接口连写操作时数据线sda上的数据传输顺序，通过传输驱动芯片的地址(设备地址/写)、寄存器地址(用于设置寄存器逻辑地址)和像素地址完成一次连写操作，i2接口常常被设计成具有寄存器地址自动递增的功能，在连写操作时，只需要设定第一个数据的寄存器地址，以后每传输1个字节的数据后，寄存器地址可自动加1，这样，1次i2c接口的连写操作就可以完成多个连续地址寄存器的读写。

例如对图3中存储的所有a参数进行更新时，通过i2c连写操作一次即可完成分页1中存储的所有a参数的更新。如图5所示，图5为通过一次写操作完成分页1中所有a参数更新时的传输时序，通过一次数据传输(设备地址/写-设置page地址-设置分页寄存器page地址为0x01)完成设置分页寄存器page＝1的操作，然后进行刷新所有a参数的数据传输。如果将传输的非显示控制参数的数据字节作为额外开销的话，更新同一页中的所有像素的控制参数，只有5个字节的额外开销，总传输的字节数为m×n+5。可见，现有技术中对一个显示控制参数的更新时，i2c接口的信息传输效率很高，可以实现显示控制参数的快速刷新。

但是当需要对两种或两种以上的显示控制参数进行更新时，利用现有技术的显示控制参数的更新方法则效率很低，需要多次更换寄存器地址，如图6所示，图6为按照显示像素顺序更新一个显示像素的两种控制参数的i2c接口传输时序示意图。从图6中可以看出，如果每个显示像素有两个显示控制参数，且需要以显示像素为单位，一个显示像素一个像素地更新显示(这是为了保证像素阵列的正常显示)，则每更新一个显示像素的两个显示控制参数，需要i2c接口传输12个字节，其中有效字节(显示控制参数所占字节)只有2个，而额外开销有10字节，i2c接口的信息传输效率只有1/6，很可能造成显示像素的显示控制参数的更新速率过慢，无法满足动画或图片更换的显示要求。

有鉴于此，本申请实施例提供了一种显示控制参数的更新方法、驱动芯片，其中，利用所述显示控制参数的更新方法对显示控制存储单元中的显示控制参数进行更新时，由于事先根据参数逻辑地址确定了显示控制存储单元中待更新的物理地址顺序，并且缓存了q个预设单位的显示控制参数，因此无论是对显示控制存储单元中一个显示控制参数进行更新，还是对显示控制存储单元中的多个显示控制参数进行更新，均可以利用一次连写操作完成更新过程，提升了驱动芯片中的接口模块传输的数据中显示控制参数所占的比例，即提升了接口模块传输的有效数据在总传输数据中所占的比例，也即在传输相同数量的显示控制参数时，接口模块所需传输的总传输数据的数量降低，从而降低了在多个显示控制参数的更新过程中对接口模块的传输数据能力的要求，降低了接口模块的传输数据能力难以满足要求的情况出现的概率。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例提供了一种显示控制参数的更新方法，如图7所示，应用于驱动芯片，所述驱动芯片用于驱动包括多个显示像素的像素阵列显示，所述驱动芯片包括存储有p种显示控制参数的显示控制存储单元，p＞1，所述显示控制参数的更新方法包括：

s101：获取显示更新指令，所述显示更新指令包括显示控制参数和参数逻辑地址，所述参数逻辑地址中包括按所述像素阵列的显示像素的排列顺序排列的控制参数组，所述控制参数组包括至少一个显示控制参数；

s102：缓存q个预设单位的显示控制参数，q＝p-1；

s103：根据所述参数逻辑地址确定所述显示控制存储单元中待更新的物理地址顺序；

s104：利用缓存的显示控制参数和所述显示更新指令中的显示控制参数，根据所述待更新的物理地址顺序对所述显示控制存储单元中存储的显示控制参数进行更新。

可选的，所述预设单位为字节(byte)，1字节＝8比特(bit)。

参考图8和图9，图8和图9示出了参数逻辑地址中的控制参数组分别包括两个显示控制参数和三个显示控制参数时的显示控制参数的排列方式，在图8中，控制参数组包括两个显示控制参数，分别为a参数和b参数。坐标为(1,1)的显示像素的a参数和b参数按顺序排列在同一分页中，坐标为(1,2)的显示像素的a参数和b参数排列在坐标为(1,1)的显示像素的b参数后，其他的显示像素的这两个参数按照显示像素的排列顺序进行排列。

同样的，在图9中，控制参数组包括三个显示控制参数，分别为a参数、b参数和c参数。坐标为(1,1)的显示像素的a参数、b参数和c参数按顺序排列在同一分页中，坐标为(1,2)的显示像素的a参数、b参数和c参数按顺序排列在坐标为(1,1)的显示像素的c参数后，坐标为(1,3)(1,4)……(2,1)……(x,y)的显示像素的这三个参数按显示像素的排列顺序依次排列。

参考图10，图10为利用本申请实施例提供的显示控制参数的更新方法对两个显示控制参数(a参数和b参数)进行更新时，接口模块传输的数据示意图，从图10中可以看出，在利用本申请实施例提供的显示控制参数的更新方法对驱动芯片中显示控制存储单元存储的显示控制参数进行多参数更新时，只需要设置包含这些参数的参数逻辑地址，利用接口模块的一次连写操作即可完成对多参数的更新，无需频繁更换寄存器分页地址，提升了驱动芯片中的接口模块传输的数据中显示控制参数所占的比例，即提升了接口模块传输的有效数据在总传输数据中所占的比例，也即在传输相同数量的显示控制参数时，接口模块所需传输的总传输数据的数量降低，从而降低了在多个显示控制参数的更新过程中对接口模块的传输数据能力的要求，降低了接口模块的传输数据能力难以满足要求的情况出现的概率。

需要注意的是，在本申请实施例中，在进行显示控制参数更新之前，还需要缓存q个预设单位的显示控制参数，q＝p-1，这是因为只有在缓存了q个预设单位的显示控制参数后，加上在缓存的q个预设单位后的一个预设单位的显示控制参数进行一次写操作才可以完成对一个显示像素最多p种显示控制参数的更新，此后接口模块的内部物理地址加1，使得后续缓存的q个预设单位的显示控制参数和缓冲的q个预设单位后的一个预设单位的显示控制参数对下一个显示像素的显示控制参数进行更新。

具体地，参考图11，所述利用缓存的显示控制参数和所述显示更新指令中的显示控制参数，根据所述待更新的物理地址顺序对所述显示控制存储单元中存储的显示控制参数进行更新包括：

s1041：利用缓存的q个预设单位的显示控制参数，和缓存的显示控制参数后的一预设单位的显示控制参数，根据所述待更新的物理地址顺序，将缓存的q个预设单元的显示控制参数和缓存的显示控制参数后的一预设单位的显示控制参数写入所述显示控制存储单元中；

s1042：判断所述显示更新指令中的显示控制参数是否全部写入所述显示控制存储单元，如果否，则缓存所述显示更新指令中写入所述显示控制存储单元的显示控制参数的后q个预设单位的显示控制参数，并返回利用缓存的q个预设单位的显示控制参数，和缓存的显示控制参数后的一预设单位的显示控制参数，根据所述待更新的物理地址顺序，将缓存的q个预设单元的显示控制参数和缓存的显示控制参数后的一预设单位的显示控制参数写入所述显示控制存储单元中的步骤。

相应的，本申请实施例还提供了一种驱动芯片，如图12所示，用于驱动包括多个显示像素的像素阵列显示，所述驱动芯片包括：接口模块10、与所述接口模块10连接的时序信号输出模块30和数据信号输出模块20；其中，

所述接口模块10用于接收显示更新指令和时序更新指令；

所述时序信号输出模块30用于根据时序控制信息输出选择开关信号，和用于接收所述时序更新指令，根据所述时序更新指令中的时序控制参数更新所述时序控制信息；

所述显示更新指令包括显示控制参数和参数逻辑地址，所述参数逻辑地址中包括按所述像素阵列的显示像素的排列顺序排列的控制参数组，所述控制参数组包括至少一个显示控制参数；

所述数据信号输出模块20包括：数据选择单元、显示控制存储单元和数据信号产生单元；其中，

所述数据选择单元包括q个存储寄存器，所述存储寄存器用于缓存所述显示控制参数；q＝p-1，p为所述显示控制存储单元中存储的显示控制参数的种类，p＞1；所述数据选择单元用于根据参数逻辑地址确定所述显示控制存储单元中待更新的物理地址顺序，利用缓存的显示控制参数和所述时序更新指令中的显示控制参数，根据所述待更新的物理地址顺序对所述显示控制存储单元中存储的显示控制参数进行更新；

所述数据信号产生单元用于根据所述显示控制存储单元存储的显示控制参数，产生数据驱动信号向所述像素阵列输出。

在图12中，swx，x∈(1,2,3……m)表示所述时序控制信息；csx，x∈(1,2,3……n)表示所述数据驱动信号。

可选的，所述预设单位为字节。

可选的，所述数据选择单元利用缓存的显示控制参数和所述显示更新指令中的显示控制参数，根据所述待更新的物理地址顺序对所述显示控制存储单元中存储的显示控制参数进行更新具体用于，

利用缓存的q个预设单位的显示控制参数，和缓存的显示控制参数后的一预设单位的显示控制参数，根据所述待更新的物理地址顺序，将缓存的q个预设单元的显示控制参数和缓存的显示控制参数后的一预设单位的显示控制参数写入所述显示控制存储单元中；

判断所述显示更新指令中的显示控制参数是否全部写入所述显示控制存储单元，如果否，则缓存所述显示更新指令中写入所述显示控制存储单元的显示控制参数的后q个预设单位的显示控制参数，并返回利用缓存的q个预设单位的显示控制参数，和缓存的显示控制参数后的一预设单位的显示控制参数，根据所述待更新的物理地址顺序，将缓存的q个预设单元的显示控制参数和缓存的显示控制参数后的一预设单位的显示控制参数写入所述显示控制存储单元中的步骤。

在上述实施例的基础上，在本申请的一个可选实施例中，提供了一种具体的数据选择单元的可行构成，如图13所示，在本实施例中，所述接口模块10包括第一输出端、第二输出端、第三输出端和第四输出端；

所述数据选择单元还包括：写数据选择电路22、逻辑地址存储电路23、写使能信号产生电路24和写地址选择电路25；

所述存储寄存器21与所述接口模块10的第一输出端连接，用于接收所述接口模块10传输的显示控制参数并缓存；

所述写数据选择电路22包括b个第一输入端、一个第二输入端和一个第三输入端，所述写数据选择电路22的b个第一输入端分别与所述存储寄存器21连接，所述写数据选择电路22的第二输入端与所述接口模块10的第一输出端连接；所述写数据选择电路22的输出端与所述显示控制存储单元26连接；

所述逻辑地址存储电路23的输入端与所述接口模块10的第二输出端连接，所述逻辑地址存储电路23的输出端分别与所述写使能信号产生电路24的第二输入端和所述写地址选择电路25的第二输入端连接；

所述写使能信号产生电路的第一输入端与所述接口模块10的第三输出端连接；所述写使能信号产生电路的输出端与所述显示控制存储单元26连接；

所述写地址选择电路25的第一输入端与所述接口模块10的第四输出端连接，所述写地址选择电路25的输出端与所述显示控制存储单元26连接；

所述逻辑地址存储电路23用于存储所述参数逻辑地址，所述写使能信号产生电路24用于根据所述参数逻辑地址生成写使能信号，并将所述写使能信号向所述显示控制存储单元26传输，所述写使能信号包括第一状态和第二状态；

所述写数据选择电路22用于将q个所述存储寄存器21缓存的q个预设单位的显示控制参数，和缓存的显示控制参数后的一预设单位的显示控制参数传送给所述显示控制存储单元26，还用于根据所述参数逻辑地址生成写数据信号，并将所述写数据信号向所述显示控制存储单元26传输，以使所述显示控制存储单元26在所述写数据信号的控制下，根据所述待更新的物理地址顺序，将缓存的q个预设单元的显示控制参数和缓存的显示控制参数后的一预设单位的显示控制参数写入所述显示控制存储单元26中；所述写数据信号在所述写使能信号处于第一状态时有效。

可选的，所述显示控制存储单元26为静态随机存取存储器(staticrandom-accessmemory，sram)或d触发器寄存器组或锁存器阵列。

在图13中，以p＝3，q＝2为例进行举例说明，在本申请的其他实施例中，a和b还可以取其他可行的取值，本申请对此并不做限定。

在图13所示的实施例中，abuf和bbuf表示所述数据选择单元中的两个存储寄存器21，像素阵列中的每个显示像素包含a、b、c三组显示控制参数，每组8bit，共24bit，其中a参数为bit23-bit16，b参数为bit15-bit8，c参数为bit7-bit0。所述显示控制存储单元26选用具有按位写操作功能的同步sram，相对于d触发器或锁存器，sram信息存储密度更高，成本更低。

sram位宽为24bit，地址为8bit，物理地址空间为00h-ffh。通过接口模块10写入新的显示控制参数时，针对不同的寄存器分页，写使能信号产生电路24和写数据选择电路22分别输出不同的写使能信号wen[23:0]和写数据信号di[23:0]给sram，wen信号为24bit，每位控制写数据信号di中的对应位是否写入sram，wen[k]为低有效，如果，wen[k]＝0(k＝0～23),则di[k]写入sram，否则di[k]不写入sram。

例如，参考表1，对page＝1写操作时只更新参数a，则wen＝0x00ffff，对pgae2，写操作只更新参数b，wen＝0xff00ff，对page3，写操作只更新参数c，wen＝0xffff00。对page4写操作，可同时修改参数a和参数b，wen＝0x0000ff，i2c接口每传输2个字节写一次sram，需要先将第一字节数据缓存到寄存器abuf，传输第二字节时才执行一次sram写。写入24bit数据由abuf、dib、dib组成，dib为直接来自i2c接口的第二字节数据。对page5写操作，可修改所有参数，对应i2c接口每传输3个字节写一次sram，前2个字节数据先分别锁存到寄存器abuf和bbuf，输出第三字节时执行一次sram写，wen＝0x000000，写入24bit数据由abuf、bbuf、dib组成。

表1显示控制参数更新过程传输数据表

在本申请实施例提供的驱动芯片中，对具有多种显示控制像素的像素阵列，无论是更新单个显示控制参数，还是更新多个显示控制参数，都可以通过接口模块10的连写操作一次完成，极大地方便了用户按像素点顺序快速更新显示内容的操作。并且提升了驱动芯片中的接口模块10传输的数据中显示控制参数所占的比例，即提升了接口模块10传输的有效数据在总传输数据中所占的比例，也即在传输相同数量的显示控制参数时，接口模块10所需传输的总传输数据的数量降低，从而降低了在多个显示控制参数的更新过程中对接口模块10的传输数据能力的要求，降低了出现接口模块10的传输数据能力难以满足要求的情况出现的概率。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。