移位寄存器及其驱动方法、栅极驱动电路、显示装置与流程

本发明涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。

背景技术：

随着显示技术的不断发展，高分辨率、窄边框的显示面板已然成为发展的趋势，为此出现了阵列基板栅极驱动(gatedriveronarray，goa)技术，goa技术是指将用于驱动栅线的goa电路设置在显示面板中阵列基板的有效显示区域两侧的技术，其中，goa电路包括多个移位寄存器，每个移位寄存器对应一行像素单元，由多个移位寄存器实现对像素单元的逐行扫描驱动，以显示图像。

经发明人研究发现，在显示面板开机时，时序控制电路的时序信号需要一定时间才能驱动移位寄存器工作，而在移位寄存器工作之前，显示面板中的像素单元可能存在电荷残留，导致显示面板存在开机闪屏的风险，进而降低显示面板的工作稳定性和使用寿命。

技术实现要素：

为了解决上述技术问题，本发明提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，能够避免显示面板存在的开机闪屏的风险，提高显示面板的工作稳定性和使用寿命。

第一方面，本发明实施例提供一种移位寄存器，设置在显示面板上，所述显示面板包括：开机阶段和显示阶段，所述移位寄存器包括：移位寄存器单元和开机放电电路；

所述移位寄存器单元包括：信号输出端、第一控制端和第二控制端，用于在所述显示阶段，向信号输出端输出本级栅极驱动信号；

所述开机放电电路，分别与信号输出端、第一控制端、第二控制端和第一电源端连接，用于在所述开机阶段，在第一控制端和第二控制端的控制下，向信号输出端提供第一电源端的信号。

可选地，所述开机放电电路包括：第一晶体管和第二晶体管；

所可选地，述第一晶体管的控制极与第一控制端连接，其第一极与第一电源端连接，其第二极与第二晶体管的第一极连接；

所述第二晶体管的控制极与第二控制端连接，其第二极与信号输出端连接。

可选地，在开机阶段，所述第一控制端的信号为第一导通信号，第二控制端的信号为第二导通信号；

所述第一导通信号用于使第一晶体管处于导通状态，所述第二导通状态用于使第二晶体管处于导通状态。

可选地，在显示阶段，第一控制端的信号为第一导通信号，第二控制端的信号为第二截止信号，或者，第一控制端的信号为第一截止信号，第二控制端的信号为第二导通信号；

所述第一截止信号用于使第一晶体管处于截止状态，所述第二截止信号用于使第二晶体管处于截止状态。

可选地，所述移位寄存器单元包括：节点控制子电路、复位子电路和输出子电路；

所述节点控制子电路，分别与信号输入端、第一控制端、第二控制端、上拉节点、第一下拉节点、第二下拉节点和第二电源端连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号，还用于在第一控制端和上拉节点的电平的控制下，向第一下拉节点提供第一控制端或第二电源端的信号，或者，在第二控制端和上拉节点的电平的控制下，向第二下拉节点提供第二控制端或第二电源端的信号；

所述复位子电路，分别与复位信号端、上拉节点、第二电源端、第一下拉节点、第二下拉节点和时钟信号端连接，用于在复位信号端、第一下拉节点或第二下拉节点的信号的控制下，向上拉节点提供第二电源端的信号；

所述输出子电路，分别与上拉节点、信号输入端、时钟信号端、第一下拉节点、第二下拉节点和第三电源端连接，用于在上拉节点、第一下拉节点或第二下拉节点的电平的控制下，向信号输入端提供时钟信号端或第三电源端的信号。

可选地，所述节点控制子电路包括：第一节点控制子电路、第二节点控制子电路和第三节点控制子电路；

所述第一节点控制子电路，分别与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号；

所述第二节点控制子电路，分别与第一控制端、上拉节点、第一下拉节点和第二电源端连接，用于在第一控制端的控制下，向第一下拉节点提供第一控制端的信号，还用于在上拉节点的电平的控制下，向第一下拉节点提供第二电源端的信号；

所述第三节点控制子电路，分别与第二控制端、上拉节点、第二下拉节点和第二电源端连接，用于在第二控制端的控制下，向第二下拉节点提供第二控制端的信号，还用于在上拉节点的电平的控制下，向第二下拉节点提供第二电源端的信号。

可选地，所述复位子电路包括：第一复位子电路、第二复位子电路和第三复位子电路；

所述第一复位子电路，分别与复位信号端、上拉节点和第二电源端连接，用于在复位信号端的控制下，向上拉节点提供第二电源端的信号；

所述第二复位子电路，分别与第一下拉节点、第二下拉节点、上拉节点和第二电源端连接，用于在第一下拉节点或者第二下拉节点的电平的控制下，向上拉节点提供第二电源端的信号；

所述第三复位子电路，分别与第一下拉节点、第二下拉节点、上拉节点、时钟信号端和第二电源端连接，用于在上拉节点和第一下拉节点的电平的控制下，或者在上拉节点和第二下拉节点的电平的控制下，向时钟信号端提供第二电源端的信号。

可选地，所述第一节点控制子电路包括：第三晶体管，所述第二节点控制子电路包括：第四晶体管、第五晶体管、第六晶体管和第七晶体管，所述第三节点控制子电路包括：第八晶体管、第九晶体管、第十晶体管和第十一晶体管；

所述第三晶体管的控制极和第一极与信号输入端连接，其第二极与上拉节点连接；

所述第四晶体管的控制极和第一极与第一控制端连接，其第二极与第六晶体管的第一极连接；

所述第五晶体管的控制极与第四晶体管的第二极连接，其第一极与第一控制端连接，其第二极与第一下拉节点连接；

所述第六晶体管的控制极与上拉节点连接，其第二极与第二电源端连接；

所述第七晶体管的控制极与上拉节点连接，其第一极与第一下拉节点连接，其第二极与第二电源端连接；

所述第八晶体管的控制极和第一极与第二控制端连接，其第二极与第十晶体管的第一极连接；

所述第九晶体管的控制极与第八晶体管的第二极连接，其第一极与第二控制端连接，其第二极与第二下拉节点连接；

所述第十晶体管的控制极与上拉节点连接，其第二极与第二电源端连接；

所述第十一晶体管的控制极与上拉节点连接，其第一极与第二下拉节点连接，其第二极与第二电源端连接。

可选地，所述第一复位子电路包括：第十二晶体管，所述第二复位子电路包括：第十三晶体管和第十四晶体管，所述第三复位子电路包括：第十五晶体管、第十六晶体管和第十七晶体管；

所述第十二晶体管的控制极与复位信号端连接，其第一极与上拉节点连接，其第二极与第二电源端连接；

所述第十三晶体管的控制极与第二下拉节点连接，其第一极与上拉节点连接，其第二极与第二电源端连接；

所述第十四晶体管的控制极与第一下拉节点连接，其第一极与上拉节点连接，其第二极与第二电源端连接；

所述第十五晶体管的控制极与第一下拉节点连接，其第一极与第十七晶体管的第二极连接，其第二极与第二电源端连接；

所述第十六晶体管的控制极与第二下拉节点连接，其第一极与第十七晶体管的第二极连接，其第二极与第二电源端连接；

所述第十七晶体管的控制极与上拉节点连接，其第一极与时钟信号端连接。

可选地，所述第一复位子电路还包括：第十八晶体管；

所述第十八晶体管的控制极与复位信号端连接，其第一极与上拉节点连接，其第二极与第二电源端连接。

可选地，所述输出子电路包括：电容、第十九晶体管、第二十晶体管和第二十一晶体管；

所述电容的第一端与上拉节点连接，其第二端与信号输出端连接；

所述第十九晶体管的控制极与第一下拉节点连接，其第一极与信号输出端连接，其第二极与第三电源端连接；

所述第二十晶体管的控制极与第二下拉节点连接，其第一极与信号输出端连接，其第二极与第三电源端连接；

所述第二十一晶体管的控制极与上拉节点连接，其第一极与时钟信号端连接，其第二极与信号输出端连接。

可选地，所述开机放电电路包括：第一晶体管和第二晶体管；所述移位寄存器单元包括：节点控制子电路、复位子电路和输出子电路；所述节点控制子电路包括：第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十一晶体管；所述复位子电路包括：第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管；所述输出子电路包括：电容、第十九晶体管、第二十晶体管和第二十一晶体管；

所述第一晶体管的控制极与第一控制端连接，其第一极与第一电源端连接，其第二极与第二晶体管的第一极连接；

所述第二晶体管的控制极与第二控制端连接，其第二极与信号输出端连接。所述第三晶体管的控制极和第一极与信号输入端连接，其第二极与上拉节点连接；

所述第四晶体管的控制极和第一极与第一控制端连接，其第二极与第六晶体管的第一极连接；

所述第五晶体管的控制极与第四晶体管的第二极连接，其第一极与第一控制端连接，其第二极与第一下拉节点连接；

所述第六晶体管的控制极与上拉节点连接，其第二极与第二电源端连接；

所述第七晶体管的控制极与上拉节点连接，其第一极与第一下拉节点连接，其第二极与第二电源端连接；

所述第八晶体管的控制极和第一极与第二控制端连接，其第二极与第十晶体管的第一极连接；

所述第九晶体管的控制极与第八晶体管的第二极连接，其第一极与第二控制端连接，其第二极与第二下拉节点连接；

所述第十晶体管的控制极与上拉节点连接，其第二极与第二电源端连接；

所述第十一晶体管的控制极与上拉节点连接，其第一极与第二下拉节点连接，其第二极与第二电源端连接。

所述第十二晶体管的控制极与复位信号端连接，其第一极与上拉节点连接，其第二极与第二电源端连接；

所述第十三晶体管的控制极与第二下拉节点连接，其第一极与上拉节点连接，其第二极与第二电源端连接；

所述第十四晶体管的控制极与第一下拉节点连接，其第一极与上拉节点连接，其第二极与第二电源端连接；

所述第十五晶体管的控制极与第一下拉节点连接，其第一极与第十七晶体管的第二极连接，其第二极与第二电源端连接；

所述第十六晶体管的控制极与第二下拉节点连接，其第一极与第十七晶体管的第二极连接，其第二极与第二电源端连接；

所述第十七晶体管的控制极与上拉节点连接，其第一极与时钟信号端连接；

所述第十八晶体管的控制极与复位信号端连接，其第一极与上拉节点连接，其第二极与第二电源端连接；

所述电容的第一端与上拉节点连接，其第二端与信号输出端连接；

所述第十九晶体管的控制极与第一下拉节点连接，其第一极与信号输出端连接，其第二极与第三电源端连接；

所述第二十晶体管的控制极与第二下拉节点连接，其第一极与信号输出端连接，其第二极与第三电源端连接；

所述第二十一晶体管的控制极与上拉节点连接，其第一极与时钟信号端连接，其第二极与信号输出端连接。

第二方面，本发明实施例还提供一种栅极驱动电路，包括多个级联上述移位寄存器。

第三方面，本发明实施例还提供一种显示装置，包括如上述栅极驱动电路。

第四方面，本发明实施例还提供一种移位寄存器的驱动方法，应用于上述移位寄存器中，所述方法包括：

开机放电电路在开机阶段，在第一控制端和第二控制端的控制下，向信号输出端提供第一电源端的信号；

移位寄存器单元在显示阶段，向信号输出端输出本级栅极驱动信号。

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，其中，移位寄存器，设置在显示面板上，显示面板包括：开机阶段和显示阶段，移位寄存器包括：移位寄存器单元和开机放电电路；移位寄存器单元包括：信号输出端、第一控制端和第二控制端，用于在显示阶段，向信号输出端输出本级栅极驱动信号；开机放电电路，分别与信号输出端、第一控制端、第二控制端和第一电源端连接，用于在开机阶段，在第一控制端和第二控制端的控制下，向信号输出端提供第一电源端的信号。本发明实施例提供的技术方案通过设置开机放电电路可以在移位寄存器单元工作之前，可以完成显示面板中像素单元的电荷释放，避免了显示面板存在的开机闪屏的风险，提高了显示面板的工作稳定性和使用寿命。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

图1为本发明实施例提供的移位寄存器的结构示意图；

图2为本发明实施例提供的开机放电电路的等效电路图；

图3为本发明实施例的第一控制端和第二控制端的信号的时序图；

图4为本发明实施例提供的移位寄存器单元的结构示意图；

图5为本发明实施例提供的节点控制子电路的等效电路图；

图6为本发明实施例提供的复位子电路的等效电路图一；

图7为本发明实施例提供的复位子电路的等效电路图二；

图8为本发明实施例提供的输出子电路的等效电路图；

图9为本发明实施例提供的移位寄存器的等效电路图；

图10为本发明实施例提供的移位寄存器的工作时序图；

图11为本发明实施例提供的移位寄存器的驱动方法的流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极，另外，将晶体管的栅极称为控制极。

实施例一

本发明实施例提供一种移位寄存器，该移位寄存器设置在显示面板上，显示面板包括：开机阶段和显示阶段，图1为本发明实施例提供的移位寄存器的结构示意图，如图1所示，本发明实施例提供的移位寄存器包括：移位寄存器单元和开机放电电路。

具体的，移位寄存器单元包括：信号输出端output、第一控制端vdd1和第二控制端vdd2，用于在显示阶段，向信号输出端output输出本级栅极驱动信号；开机放电电路，分别与信号输出端output、第一控制端vdd1、第二控制端vdd2和第一电源端vh连接，用于在开机阶段，在第一控制端vdd1和第二控制端vdd2的控制下，向信号输出端output提供第一电源端vh的信号。

本实施例中，显示面板还包括：多行扫描线、多列数据线、由扫描线和数据线交叉界定的阵列排列的像素单元以及多个开关晶体管，其中，开关晶体管与像素单元一一对应，开关晶体管的栅极与扫描线连接，其第一极与数据线连接，其第二极与对应的像素单元连接，用于在扫描线提供导通信号时，将数据线的数据信号提供给像素单元。本实施例中，第一电源端vh的信号用于导通与像素单元连接的开关晶体管，在开机阶段，将数据线接地，使得像素单元内的电荷释放，进而完成开机去电荷。

可选地，当与像素单元连接的开关晶体管为n型晶体管，则第一电源端vh提供持续的高电平信号，因此，本发明实施例提供的移位寄存器在开机阶段，信号输出端output输出高电平信号。

顾名思义，开机阶段比显示阶段发生的时间早，具体开机阶段指的在移位寄存器单元的信号输入端和复位信号端的信号为使得其连接的晶体管导通的信号之前。在相关技术中，移位寄存器单元的信号输出端在开机阶段没有输出，在显示阶段输出本级栅极驱动信号，而本实施例中，移位寄存器单元的信号输出端不仅在显示阶段输出本级栅极驱动信号，而且在开机阶段也会输出信号。

具体的，在开机阶段，第一控制端vdd1和第二控制端vdd2已有输出。

本发明实施例提供的移位寄存器设置在显示面板上，显示面板包括：开机阶段和显示阶段，移位寄存器包括：移位寄存器单元和开机放电电路；移位寄存器单元包括：信号输出端、第一控制端和第二控制端，用于在显示阶段，向信号输出端输出本级栅极驱动信号；开机放电电路，分别与信号输出端、第一控制端、第二控制端和第一电源端连接，用于在开机阶段，在第一控制端和第二控制端的控制下，向信号输出端提供第一电源端的信号。本发明实施例提供的技术方案通过设置开机放电电路可以在移位寄存器单元工作之前，可以完成显示面板中像素单元的电荷释放，避免了显示面板存在的开机闪屏的风险，提高了显示面板的工作稳定性和使用寿命。

可选地，图2为本发明实施例提供的开机放电电路的等效电路图，如图2所示，本发明实施例提供的开机放电电路包括：第一晶体管m1和第二晶体管m2。

具体的，第一晶体管m1的控制极与第一控制端vdd1连接，其第一极与第一电源端vh连接，其第二极与第二晶体管m2的第一极连接；第二晶体管m2的控制极与第二控制端vdd2连接，其第二极与信号输出端output连接。

在本实施例中，图2中具体示出了开机放电电路的示例性结构。本领域技术人员容易理解是，开机放电电路的实现方式不限于此，只要能够实现其功能即可。

具体的，在开机阶段，第一控制端vdd1的信号为第一导通信号，第二控制端vdd2的信号为第二导通信号，其中，第一导通信号用于使第一晶体管m1处于导通状态，第二导通状态用于使第二晶体管m2处于导通状态。

具体的，在显示阶段，第一控制端vdd1的信号为第一导通信号，第二控制端vdd2的信号为第二截止信号，或者，第一控制端vdd1的信号为第一截止信号，第二控制端vdd2的信号为第二导通信号；其中，第一截止信号用于使第一晶体管m1处于截止状态，第二截止信号用于使第二晶体管m2处于截止状态。即在显示阶段，第一晶体管m1和第二晶体管m2交替导通。

可选地，第一晶体管m1和第二晶体管m2可以为n型薄膜晶体管或p型薄膜晶体管，图3为本发明实施例的第一控制端和第二控制端的信号的时序图，如图3所示，当第一晶体管m1和第二晶体管m2的晶体管类型相同时，且均为n型薄膜晶体管时，在开机阶段，第一控制端vdd1和第二控制端vdd2的信号均为高电平，在显示阶段，第一控制端vdd1和第二控制端vdd2的信号互为反相信号，本发明实施例并不为限，具体根据实际需求确定第一控制端vdd1和第二控制端vdd2的信号的时序，只要能够保证开机阶段向信号输出端提供第一电源端的信号即可。

可选地，图4为本发明实施例提供的移位寄存器单元的结构示意图，如图4所示，本发明实施例提供的移位寄存器单元包括：节点控制子电路、复位子电路和输出子电路。

具体的，节点控制子电路，分别与信号输入端input、第一控制端vdd1、第二控制端vdd2、上拉节点pu、第一下拉节点pd1、第二下拉节点pd2和第二电源端vss连接，用于在信号输入端input的控制下，向上拉节点pu提供信号输入端input的信号，还用于在第一控制端vdd1和上拉节点pu的控制下，向第一下拉节点pd1提供第一控制端vdd1或第二电源端vss的信号，或者，在第二控制端vdd2和上拉节点pu的控制下，向第二下拉节点pd2提供第二控制端vdd2或第二电源端vss的信号；复位子电路，分别与复位信号端rst、上拉节点pu、第二电源端vss、第一下拉节点pd1、第二下拉节点pd2和时钟信号端clk连接，用于在复位信号端rst、第一下拉节点pu或第二下拉节点pd2的信号的控制下，向上拉节点pu提供第二电源端vss的信号；输出子电路，分别与上拉节点pu、信号输入端input、时钟信号端clk、第一下拉节点pd1、第二下拉节点pd2和第三电源端vgl连接，用于在上拉节点pu、第一下拉节点pd1或第二下拉节点pd2的控制下，向信号输入端input提供时钟信号端clk或第三电源端vgl的信号。

可选地，第二电源端vss和第三电源端vgl持续提供低电平信号，第二电源端vss和第三电源端vgl的信号可以相同，也可以不同，本发明实施例并不以此为限。

本实施例中，信号输入端input输入的是脉冲信号，在显示阶段开始输入高电平信号。

可选地，本实施例中节点控制子电路包括：第一节点控制子电路、第二节点控制子电路和第三节点控制子电路。

具体的，第一节点控制子电路，分别与信号输入端input和上拉节点pu连接，用于在信号输入端input的控制下，向上拉节点pu提供信号输入端input的信号；第二节点控制子电路，分别与第一控制端vdd1、上拉节点pu、第一下拉节点pd1和第二电源端vss连接，用于在第一控制端vdd1的控制下，向第一下拉节点pd1提供第一控制端vdd1的信号，还用于在上拉节点pu的控制下，向第一下拉节点pd1提供第二电源端vss的信号；第三节点控制子电路，分别与第二控制端vdd2、上拉节点pu、第二下拉节点pd2和第二电源端vss连接，用于在第二控制端vdd2的控制下，向第二下拉节点pd2提供第二控制端vdd2的信号，还用于在上拉节点pu的控制下，向第二下拉节点pd2提供第二电源端vss的信号。

具体的，为了进一步提高显示面板的工作稳定性和使用寿命，本实施例中的第二节点控制子电路和第三节点控制子电路在显示阶段交替工作，以控制第一下拉节点和第二下拉节点的信号。

可选地，图5为本发明实施例提供的节点控制子电路的等效电路图，如图5所示，第一节点控制子电路包括：第三晶体管m3；第二节点控制子电路包括：第四晶体管m4、第五晶体管m5、第六晶体管m6和第七晶体管m7；第三节点控制子电路包括：第八晶体管m8、第九晶体管m9、第十晶体管m10和第十一晶体管m11。

其中，第三晶体管m3的控制极和第一极与信号输入端input连接，其第二极与上拉节点pu连接；第四晶体管m4的控制极和第一极与第一控制端vdd1连接，其第二极与第六晶体管m6的第一极连接；第五晶体管m5的控制极与第四晶体管m4的第二极连接，其第一极与第一控制端vdd1连接，其第二极与第一下拉节点pd1连接；第六晶体管m6的控制极与上拉节点pu连接，其第二极与第二电源端vss连接；第七晶体管m7的控制极与上拉节点pu连接，其第一极与第一下拉节点pd1连接，其第二极与第二电源端vss连接；第八晶体管m8的控制极和第一极与第二控制端vdd2连接，其第二极与第十晶体管m10的第一极连接；第九晶体管m9的控制极与第八晶体管m8的第二极连接，其第一极与第二控制端vdd2连接，其第二极与第二下拉节点pd2连接；第十晶体管m10的控制极与上拉节点pu连接，其第二极与第二电源端vss连接；第十一晶体管m11的控制极与上拉节点pu连接，其第一极与第二下拉节点pd2连接，其第二极与第二电源端vss连接。

在本实施例中，图5中具体示出了节点控制子电路的示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，当第四晶体管m4、第五晶体管m5、第六晶体管m6、第七晶体管m7、第八晶体管m8、第九晶体管m9、第十晶体管m10和第十一晶体管m11的晶体管类型相同时，为了保证显示面板的正常显示以及提高显示面板的工作稳定性和使用寿命，在显示阶段，第一控制端vdd1和第二控制端vdd2的信号互为反相信号，即第一控制端vdd1和第二控制端vdd2的信号交替为高电平和低电平，第一控制端vdd1的信号的高电平持续时间与低电平持续时间具体根据实际情况确定，本发明实施例对此不作任何限定。

可选地，本实施例中的复位子电路包括：第一复位子电路、第二复位子电路和第三复位子电路。

具体的，第一复位子电路，分别与复位信号端rst、上拉节点pu和第二电源端vss连接，用于在复位信号端rst的控制下，向上拉节点pu提供第二电源端vss的信号；第二复位子电路，分别与第一下拉节点pd1、第二下拉节点pd2、上拉节点pu和第二电源端vss连接，用于在第一下拉节点pd1或者第二下拉节点pd2的控制下，向上拉节点pu提供第二电源端vss的信号；第三复位子电路，分别与第一下拉节点pd1、第二下拉节点pd2、上拉节点pu、时钟信号端clk和第二电源端vss连接，用于在上拉节点pu和第一下拉节点pd1的控制下，或者在上拉节点pu和第二下拉节点pd2的控制下，向时钟信号端clk提供第二电源端vss的信号。

可选地，图6为本发明实施例提供的复位子电路的等效电路图一，如图6所示，如图6所示，第一复位子电路包括：第十二晶体管m12；第二复位子电路包括：第十三晶体管m13和第十四晶体管m14；第三复位子电路包括：第十五晶体管m15、第十六晶体管m16和第十七晶体管m17。

其中，第十二晶体管m12的控制极与复位信号端rst连接，其第一极与上拉节点pu连接，其第二极与第二电源端vss连接；第十三晶体管m13的控制极与第二下拉节点pd2连接，其第一极与上拉节点pu连接，其第二极与第二电源端vss连接；第十四晶体管m14的控制极与第一下拉节点pd1连接，其第一极与上拉节点pu连接，其第二极与第二电源端vss连接；第十五晶体管m15的控制极与第一下拉节点pd1连接，其第一极与第十七晶体管m17的第二极连接，其第二极与第二电源端vss连接；第十六晶体管m16的控制极与第二下拉节点pd2连接，其第一极与第十七晶体管m17的第二极连接，其第二极与第二电源端vss连接；第十七晶体管m17的控制极与上拉节点pu连接，其第一极与时钟信号端clk连接。

可选地，图7为本发明实施例提供的复位子电路的等效电路图二，如图7所示，本实施例中的第一复位子电路还包括：第十八晶体管m18。

其中，第十八晶体管m18的控制极与复位信号端rst连接，其第一极与上拉节点pu连接，其第二极与第二电源端vss连接。

本实施例中，第十八晶体管m18用于作为第十二晶体管m12的备用晶体管，以避免第十二晶体管m12无法正常工作时，移位寄存器单元无法初始化，进一步地提高了显示面板的工作稳定性和使用寿命。

在本实施例中，图6和图7中具体示出了复位子电路的示例性结构。本领域技术人员容易理解是，复位子电路的实现方式不限于此，只要能够实现其功能即可。

本发明实施例在移位寄存器单元中增加复位子电路，能够降低移位寄存器单元中的噪声，进一步地提高显示面板的工作稳定性、使用可靠性和显示效果。

可选地，图8为本发明实施例提供的输出子电路的等效电路图，如图8所示，本发明实施例提供的输出子电路包括：电容c、第十九晶体管m19、第二十晶体管m20和第二十一晶体管m21。

其中，电容c的第一端与上拉节点pu连接，其第二端与信号输出端output连接；第十九晶体管m19的控制极与第一下拉节点pd1连接，其第一极与信号输出端output连接，其第二极与第三电源端vgl连接；第二十晶体管m20的控制极与第二下拉节点pd2连接，其第一极与信号输出端output连接，其第二极与第三电源端vgl连接；第二十一晶体管m21的控制极与上拉节点pu连接，其第一极与时钟信号端clk连接，其第二极与信号输出端output连接。

具体的，电容c可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本发明实施例对此不作限定。

在本实施例中，图8中具体示出了输出子电路的示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图9为本发明实施例提供的移位寄存器的等效电路图，如图9所示，开机放电电路包括：第一晶体管m1和第二晶体管m2；移位寄存器单元包括：节点控制子电路、复位子电路和输出子电路；节点控制子电路包括：第三晶体管m3、第四晶体管m4、第五晶体管m5、第六晶体管m6、第七晶体管m7、第八晶体管m8、第九晶体管m9、第十晶体管m10和第十一晶体管m11；复位子电路包括：第十二晶体管m12、第十三晶体管m13、第十四晶体管m14、第十五晶体管m15、第十六晶体管m16、第十七晶体管m17和第十八晶体管m18；输出子电路包括：电容c、第十九晶体管m19、第二十晶体管m20和第二十一晶体管m21。

具体的，第一晶体管m1的控制极与第一控制端vdd1连接，其第一极与第一电源端vh连接，其第二极与第二晶体管m2的第一极连接；第二晶体管m2的控制极与第二控制端vdd2连接，其第二极与信号输出端output连接。第三晶体管m3的控制极和第一极与信号输入端input连接，其第二极与上拉节点pu连接；第四晶体管m4的控制极和第一极与第一控制端vdd1连接，其第二极与第六晶体管m6的第一极连接；第五晶体管m5的控制极与第四晶体管m4的第二极连接，其第一极与第一控制端vdd1连接，其第二极与第一下拉节点pd1连接；第六晶体管m6的控制极与上拉节点pu连接，其第二极与第二电源端vss连接；第七晶体管m7的控制极与上拉节点pu连接，其第一极与第一下拉节点pd1连接，其第二极与第二电源端vss连接；第八晶体管m8的控制极和第一极与第二控制端vdd2连接，其第二极与第十晶体管m10的第一极连接；第九晶体管m9的控制极与第八晶体管m8的第二极连接，其第一极与第二控制端vdd2连接，其第二极与第二下拉节点pd2连接；第十晶体管m10的控制极与上拉节点pu连接，其第二极与第二电源端vss连接；第十一晶体管m11的控制极与上拉节点pu连接，其第一极与第二下拉节点pd2连接，其第二极与第二电源端vss连接；第十二晶体管m12的控制极与复位信号端rst连接，其第一极与上拉节点pu连接，其第二极与第二电源端vss连接；第十三晶体管m13的控制极与第二下拉节点pd2连接，其第一极与上拉节点pu连接，其第二极与第二电源端vss连接；第十四晶体管m14的控制极与第一下拉节点pd1连接，其第一极与上拉节点pu连接，其第二极与第二电源端vss连接；第十五晶体管m15的控制极与第一下拉节点pd1连接，其第一极与第十七晶体管m17的第二极连接，其第二极与第二电源端vss连接；第十六晶体管m16的控制极与第二下拉节点pd2连接，其第一极与第十七晶体管m17的第二极连接，其第二极与第二电源端vss连接；第十七晶体管m17的控制极与上拉节点pu连接，其第一极与时钟信号端clk连接；第十八晶体管m18的控制极与复位信号端rst连接，其第一极与上拉节点pu连接，其第二极与第二电源端vss连接；电容c的第一端与上拉节点pu连接，其第二端与信号输出端output连接；第十九晶体管m19的控制极与第一下拉节点pd1连接，其第一极与信号输出端output连接，其第二极与第三电源端vgl连接；第二十晶体管m20的控制极与第二下拉节点pd2连接，其第一极与信号输出端output连接，其第二极与第三电源端vgl连接；第二十一晶体管m21的控制极与上拉节点pu连接，其第一极与时钟信号端clk连接，其第二极与信号输出端output连接。

在本实施例中，晶体管m1～m21均可以为n型薄膜晶体管或p型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。

下面通过移位寄存器的工作过程进一步说明本发明实施例的技术方案。

以本发明实施例提供的移位寄存器中的晶体管m1～m21均为n型薄膜晶体管为例，图10为本发明实施例提供的移位寄存器的工作时序图，如图9和图10所示，本发明实施例提供的移位寄存器包括21个晶体管单元(m1～m21)、1个电容(c)、5个信号输入端(input、rst、vdd1、vdd2和clk)、1个信号输出端(output)和3个电源端(vh、vss和vgl)。

具体的，第一电源端vh在开机阶段和显示阶段持续提供高电平信号，第二电源端vss和第三电源端vgl在开机阶段没有信号，在显示阶段持续提供低电平信号。第一控制端vdd1和第二控制端vdd2的信号在显示阶段互为反相信号。需要说明的是，图10是以移位寄存器在一帧内第一控制端的vdd1的信号持续为高电平，第二控制端vdd2的信号持续为低电平为例进行说明的，本发明实施例并不以此为限。

本实施例中的移位寄存器的工作过程包括两个阶段，第一阶段为开机阶段，第二阶段为显示阶段。

在开机阶段，第一控制端vdd1和第二控制端vdd2的输入信号为高电平信号，第一晶体管m1和第二晶体管m2导通，信号输出端output与第一电源端vh连通，输出高电平信号。

本阶段中，输入端中的第一控制端vdd1和第二控制端vdd2的信号为高电平，信号输入端input、复位信号端rst和时钟信号端clk没有信号，信号输出端output输出高电平信号。虽然第一控制端vdd1和第二控制端vdd2的信号为高电平，第四晶体管m4、第五晶体管m5、第八晶体管m8和第九晶体管m9导通，但由于上拉节点pu的信号没有被拉高，第六晶体管m6、第七晶体管m7、第十晶体管m10和第十一晶体管m11截止，第一下拉节点pd1和第二下拉节点pd2的信号虽然被拉高，第十九晶体管m19和第二十晶体管m20导通，但是由于第三电源端vgl在开机阶段没有信号，因此，本阶段中的信号输出端output的输出信号不会被拉低。

在显示阶段，由于第一控制端vdd1和第二控制端vdd2的信号互为反相信号，第一晶体管m1和第二晶体管m2不可能同时导通，因此，信号输出端output的输出信号不会被第一电源端vh的信号所影响。移位寄存器包括以下阶段，具体的：

第一阶段s1，即初始化阶段，复位信号端rst的信号为高电平，第十二晶体管m12和第十八晶体管m18导通，上拉节点pu的电位被拉低，第六晶体管m6和第七晶体管m7截止，第一控制端vdd1的信号为高电平，第四晶体管m4和第五晶体管m5导通，第一下拉节点pd1的电位被拉高，第十四晶体管m14、第十五晶体管m15和第十九晶体管m19导通，进一步拉低上拉节点pu和信号输出端output的信号，以实现初始化。

本阶段中，输入端中的第一控制端vdd1、复位信号端rst和时钟信号端clk的信号为高电平，信号输入端input和第二控制端vdd2的信号为低电平，信号输出端output输出低电平信号。

第二阶段s2，即输入阶段，信号输入端input的信号为高电平，第三晶体管m3开启，上拉节点pu的电位被拉高，对电容c进行充电。

本阶段中，输入端中的信号输入端input和第一控制端vdd1的信号为高电平，复位信号端rst、第二控制端vdd2和时钟信号端clk的信号均为低电平，信号输出端output的输出信号为低电平。虽然第一控制端vdd1的信号为高电平，第四晶体管m4和第五晶体管m5导通，第一下拉节点pd1的电位被拉高，但由于上拉节点pu的电位为高电平，则第六晶体管m6和第七晶体管m7导通，第一下拉节点pd1的电位被拉低，第十四晶体管m14、第十五晶体管m15和第十九晶体管m19截止，上拉节点pu的电位不会被拉低。

第三阶段s3，即输出阶段，信号输入端input的信号为低电平，第三晶体管m3截止，而时钟信号端clk的信号变为高电平，由于电容c的自举效应，使得上拉节点pu的电位继续被拉高，上拉节点pu的高电平使第二十一晶体管m21导通，信号输出端output输出时钟信号端clk的信号，即本级栅极驱动信号，另外，上拉节点pu电位的升高，提高了第二十一晶体管m21的导通能力，保证了像素充电。

本阶段中，输入端中的时钟信号端clk和第一控制端vdd1的信号为高电平，信号输入端input、第二控制端vdd2和复位信号端rst的信号为低电平，信号输出端output的输出信号为高电平，由于上拉节点pu的电位仍为高电平，则第六晶体管m6和第七晶体管m7仍导通，使得第一下拉节点pd1的电位仍保持低电平，第十四晶体管m14、第十五晶体管m15和第十九晶体管m19截止，上拉节点pu和信号输出端output的电位不会被拉低。

第四阶段s4，即复位阶段，复位信号端rst的输入信号为高电平，第十二晶体管m12和第十八晶体管m18开启，上拉节点pu的电位被拉低，第六晶体管m6和第七晶体管m7截止，由于第一控制端vdd1的信号为高电平，晶体管m4和第五晶体管m5导通，第一下拉节点pd1的电位被拉高，第十四晶体管m14、第十五晶体管m15和第十九晶体管m19导通，上拉节点pu的电位被拉低，信号输出端output的信号的电位被拉低，以降低噪声。

本阶段中，输入端中的复位信号端rst和第一控制端vdd1的信号为高电平，信号输入端input、第二控制端vdd2和时钟信号端clk的输入信号为低电平，信号输出端output的输出信号为低电平。

第五阶段s5，时钟信号端clk的输入信号为高电平，但由于上拉节点pu的电位仍为低电平，第二十一晶体管m21截止，信号输出端output的输出信号为低电平，同时，第六晶体管m6和第七晶体管m7截止，由于第一控制端vdd1的信号为高电平，晶体管m4和第五晶体管m5仍导通，第一下拉节点pd1的电位被拉高，第十四晶体管m14、第十五晶体管m15和第十九晶体管m19导通，上拉节点pu的电位被进一步拉低，信号输出端output的信号的电位被进一步拉低，以降低噪声。

本阶段中，输入端中的时钟信号端clk和第一控制端vdd1的信号为高电平，信号输入端input、第二控制端vdd2和复位信号端rst的输入信号为低电平，信号输出端output的输出信号为低电平。

第六阶段s6，由于上拉节点pu的电位持续为低电平，第二十一晶体管m21截止，信号输出端output的输出信号为低电平，第六晶体管m6和第七晶体管m7截止，由于第一控制端vdd1的信号为高电平，第四晶体管m4和第五晶体管m5仍导通，第一下拉节点pd1的电位被拉高，第十四晶体管m14、第十五晶体管m15和第十九晶体管m19导通，上拉节点pu的电位被进一步拉低，信号输出端output的信号的电位被进一步拉低，以降低噪声。

本阶段中，输入端中的第一控制端vdd1的信号为高电平，信号输入端input、第二控制端vdd2、时钟信号端clk和复位信号端rst的信号为低电平，信号输出端output的输出信号为低电平。

在复位阶段s4之后，本级移位寄存器持续第五阶段s5和第六阶段s6，直至信号输入端input再次接收到高电平信号。

在本实施例中，在显示阶段，信号输入端input的信号为脉冲信号，只在输入阶段为高电平；信号输出端output的信号为脉冲信号，只在输出阶段为高电平。

需要说明的是，在移位寄存器的工作过程中，由于第二控制端vdd2的信号为低电平，因此，第二下拉节点pd2的电位从未被拉高过，无法导通任何晶体管，因此，不会对移位寄存器的工作造成影响，进一步地，图10是以在一帧内第一控制端vdd1的信号持续为高电平，第二控制端vdd2的信号持续为低电平为例进行说明的，可选地，在一帧中，第一控制端vdd2的信号hia可以持续为低电平，第二控制端vdd2的信号还可以持续为高电平，其移位寄存器的工作原理类似在此不再赘述，只要在显示阶段，第一控制端的信号与第二控制端的信号互为反相信号即可。

实施例二

基于上述实施例的发明构思，本发明实施例还提供了一种移位寄存器的驱动方法，应用于实施例一提供的移位寄存器中，图11为本发明实施例还提供的移位寄存器的驱动方法的流程图，如图11所示，其中，移位寄存器包括：信号输入端复位信号端、时钟信号端、第一控制端、第二控制端、信号输出端、第一电源端、第二电源端和第三电源端、节点控制子电路、输出子电路、复位子电路和开机放电路，如图11所示，本发明实施例提供的移位寄存器的驱动方法，具体包括以下步骤：

步骤100、开机放电电路在开机阶段，在第一控制端和第二控制端的控制下，向信号输出端提供第一电源端的信号。

具体的，步骤100具体包括：节点控制子电路用于在信号输入端的控制下，向上拉节点提供信号输入端的信号，还用于在第一控制端和上拉节点的电平的控制下，向第一下拉节点提供第一控制端或第二电源端的信号，或者，在第二控制端和上拉节点的电平的控制下，向第二下拉节点提供第二控制端或第二电源端的信号；复位子电路用于在复位信号端、第一下拉节点或第二下拉节点的信号的控制下，向上拉节点提供第二电源端的信号；输出子电路用于在上拉节点、第一下拉节点或第二下拉节点的电平的控制下，向信号输入端提供时钟信号端或第三电源端的信号。

步骤200、移位寄存器单元在显示阶段，向信号输出端输出本级栅极驱动信号。

本实施例中的移位寄存器为实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。

实施例三

基于上述实施例的发明构思，本发明实施例还提供一种栅极驱动电路，本发明实施例提供的栅极驱动电路，包括多个级联的移位寄存器。

其中，移位寄存器为实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。

具体的，第n级移位寄存器的信号输出端output与第n+1级移位寄存器的信号输入端input连接，第n+1的移位寄存器的信号输出端output与第n级移位寄存器的复位信号端rst连接。

具体的，第一级移位寄存器的信号输入端与初始信号端连接。

本实施例中，在开机阶段，栅极驱动电路的每个移位寄存器的信号输出端同时输出。

实施例四

基于上述实施例的发明构思，本发明实施例还提供一种显示装置，包括栅极驱动电路。

其中，栅极驱动电路为实施例三提供的栅极驱动电路，其实现原理和实现效果类似，在此不再赘述。

具体的，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本发明实施例对此不作任何限定。

本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。

在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。