一种串行外设接口电路、显示面板及驱动方法与流程

本申请涉及显示技术，尤指一种串行外设接口电路、显示面板及驱动方法。

背景技术：

目前穿戴式产品日益流行，对于分辨率不高的产品，为提高和系统的兼容性，一般采用spi(serialperipheralinterface，串行外设接口)电路。将spi电路制作于显示面板上(比如通过ltps(lowtemperaturepoly-silicon，低温多晶硅)工艺制作)，可节省ic(integratedcircuit，集成电路)成本，提高系统兼容性，减小边框，目前被广泛采用。相关技术中的集成了spi电路的显示面板存在显示不均问题，有必要进行改进。

技术实现要素：

本发明至少一实施例提供了一种串行外设接口电路、显示面板及驱动方法，提高显示品质。

为了达到本发明目的，本发明至少一实施例提供了一种串行外设接口电路，包括：第一栅线控制子电路、第二栅线控制子电路、第一移位寄存器、包括多个第二移位寄存器的移位寄存器组、包括多个锁存器的锁存器组，其中，所述第一栅线控制子电路连接显示区域中部分像素行中的像素组，所述第二栅线控制子电路连接显示区域中其余像素行中的像素组，所述锁存器与所述第二移位寄存器一一对应，所述锁存器与像素行的像素组一一对应，其中：

所述第一栅线控制子电路用于，根据第一移位寄存器写入的数据控制对应的像素行的开启，并在开启像素行后，产生第一开启信号至所述移位寄存器组开启所述移位寄存器组；

所述第二栅线控制子电路用于，根据第一移位寄存器写入的数据控制对应的像素行的开启，并在开启像素行后，产生第二开启信号至所述移位寄存器组开启所述移位寄存器组；

所述移位寄存器组用于，在第一时钟信号和第一开启信号的控制下，控制所述多个第二移位寄存器按第一顺序依次产生第二时钟信号，输出到对应的锁存器；以及，在所述第一时钟信号和第二开启信号的控制下，控制所述多个第二移位寄存器按第二顺序依次产生第二时钟信号，输出到对应的锁存器，其中，所述第二顺序不同于第一顺序；

所述第一移位寄存器用于，在第一时钟信号控制下，将数据写入第一栅线控制子电路和第二栅线控制子电路，以及，在第二时钟信号的控制下，依次将数据写入所述锁存器组的多个锁存器；

所述锁存器组用于，在第二时钟信号的控制下，依次将锁存器中的数据写入已开启的像素行中对应的像素组。

在一实施例中，所述第一栅线控制子电路包括相连的第一锁存器和第一解码器，所述第一解码器连接所述显示区域中部分像素行中的像素组；

所述第一移位寄存器将数据写入第一栅线控制子电路包括：所述第一移位寄存器将数据写入所述第一锁存器；

所述第一锁存器用于，在所述第一移位寄存器将数据写入所述第一锁存器后，产生所述第一开启信号；

所述第一解码器用于，解码所述第一锁存器中的数据，根据所解码的数据控制对应的像素行的开启。

在一实施例中，所述第二栅线控制子电路包括彼此相连的第二锁存器和第二解码器，所述第二解码器连接显示区域中其余像素行中的像素组，其中，

所述第一移位寄存器将数据写入第二栅线控制子电路包括：所述第一移位寄存器将数据写入所述第二锁存器；

所述第二锁存器用于，在所述第一移位寄存器将数据写入所述第二锁存器后，产生所述第二开启信号；

所述第二解码器用于，解码所述第二锁存器中的数据，根据所解码的数据控制对应的像素行的开启。

在一实施例中，所述第一顺序为从左到右，所述第二顺序为从右到左；或者，所述第一顺序为从右到左，所述第二顺序为从左到右。

在一实施例中，所述第一栅线控制子电路连接显示区域中部分像素行中的像素组为：所述第一栅线控制子电路连接显示区域中奇数像素行中的像素组；

所述第二栅线控制子电路连接显示区域中其余像素行中的像素组为：所述第二栅线控制子电路连接显示区域中偶数像素行中的像素组。

在一实施例中，所述串行外设接口电路还包括模式锁存器，所述第一移位寄存器还用于，在第一时钟信号控制下，在将数据写入第一栅线控制子电路或第二栅线控制子电路前，将数据写入所述模式锁存器。

在一实施例中，所述串行外设接口电路还包括模式锁存器，所述第一移位寄存器还用于，在第一时钟信号控制下，在将数据写入第一栅线控制子电路或第二栅线控制子电路前，将数据写入所述模式锁存器；

所述第一栅线控制子电路包括相连的第一锁存器和第一解码器，所述第一解码器连接所述显示区域中奇数像素行中的像素组；

所述第一移位寄存器将数据写入第一栅线控制子电路包括：所述第一移位寄存器将数据写入所述第一锁存器；

所述第一锁存器用于，在所述第一移位寄存器将数据写入所述第一锁存器后，产生所述第一开启信号；

所述第一解码器用于，解码所述第一锁存器中的数据，根据所解码的数据控制对应的像素行的开启；

所述第二栅线控制子电路包括彼此相连的第二锁存器和第二解码器，所述第二解码器连接显示区域中偶数像素行中的像素组，其中，

所述第一移位寄存器将数据写入第二栅线控制子电路包括：所述第一移位寄存器将数据写入所述第二锁存器；

所述第二锁存器用于，在所述第一移位寄存器将数据写入所述第二锁存器后，产生所述第二开启信号；

所述第二解码器用于，解码所述第二锁存器中的数据，根据所解码的数据控制对应的像素行的开启。

本发明一实施例提供一种显示面板，包括任一实施例所述的串行外设接口电路。

本发明一实施例提供一种驱动方法，应用于任一实施例所述的显示面板，包括：

基于第一时钟信号的控制，将第一移位寄存器的数据写入第一栅线控制子电路和第二栅线控制子电路；

根据第一移位寄存器写入第一栅线控制子电路的数据控制对应的像素行的开启，并在开启像素行后，产生第一开启信号至所述移位寄存器组；

通过所述第一时钟信号和第一开启信号控制所述多个第二移位寄存器按第一顺序依次产生第二时钟信号，输出到对应的锁存器；通过所述第二时钟信号的控制依次将所述第一移位寄存器的数据写入所述锁存器组的多个锁存器，以及，将锁存器中的数据写入已开启的像素行中对应的像素组；

根据第一移位寄存器写入第二栅线控制子电路的数据控制对应的像素行的开启，并在开启像素行后，产生第二开启信号至所述移位寄存器组；

通过所述第一时钟信号和第二开启信号控制所述多个第二移位寄存器按第二顺序依次产生第二时钟信号，输出到对应的锁存器，其中，所述第二顺序不同于所述第一顺序；

基于所述第二时钟信号的控制依次将所述第一移位寄存器的数据写入所述锁存器组的多个锁存器，以及，依次将锁存器中的数据写入已开启的像素行中对应的像素组。

在一实施例中，所述第一顺序为从左到右，所述第二顺序为从右到左；或者，所述第一顺序为从右到左，所述第二顺序为从左到右。

与相关技术相比，本发明一实施例包括一种串行外设接口电路，该电路包括第一栅线控制子电路、第二栅线控制子电路、第一移位寄存器、包括多个第二移位寄存器的移位寄存器组、包括多个锁存器的锁存器组，通过不同顺序将数据写入不同像素行中的像素组，从而使得延迟效果进行抵消，提高了显示品质。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

图1为相关技术中提供的一种spi电路示意图；

图2为本发明一实施例提供的一种spi电路示意图；

图3为本发明另一实施例提供的一种spi电路示意图；

图4为本发明另一实施例提供的一种spi电路示意图；

图5为本发明另一实施例提供的一种spi电路示意图；

图6为本发明另一实施例提供的一种spi电路示意图；

图7为本发明一实施例提供的显示面板示意图；

图8为本发明一实施例提供的驱动方法流程图；

图9为本发明一具体示例提供的spi电路示意图；

图10为本发明一实施例提供的时序示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

以分辨率176*3*176为例进行说明，图1为相关技术中的spi电路示意图。在相关技术提供的spi电路中，如图1所示，si在sclk控制下依次写入12-bitshiftregister并锁存，12-bitshiftregister中数据先写入6bitmode，之后写入8bitvdriver，最后在44bit移位寄存器(hdrivershiftregister1～hdrivershiftregister44)控制下，依次写入44个12bitlat(hdriver12-bitlat1～hdriver12-bitlat44)中。在电路中vdriver产生44bit移位寄存器的stv信号，在sclk控制下，44bit移位寄存器从左至右依次产生44个时钟信号，控制12bitlat，44个12bitlat中的数据在44个时钟控制下，从左至右依次写入4个像素所对应的12个子像素中，p1～p4第一个写入，p173～p176最后写入，由于rcdelay(阻容延迟)，p173～p176可能存在充电不足，而不能显示目标灰阶。就整个面板而言，左侧充电充足，右侧充电不足，从而导致左右侧显示不均。相关技术中spi电路的像素数据是将hdriver12bitlat模块锁存的数据写入4个像素当中，在hdrivershiftregister(移位寄存器)控制下从左至右依次写入，p173～p176像素最后写入，由于传输延迟可能会导致充电不足，不能显示目标灰阶。

图2为本发明一实施例提供的spi电路示意图。如图2所示，包括：第一栅线控制子电路21、第二栅线控制子电路22、第一移位寄存器23、包括多个第二移位寄存器(241～24n)的移位寄存器组24、包括多个锁存器(251～25n)的锁存器组25，其中，所述第一栅线控制子电路21连接显示区域中部分像素行中的像素组，所述第二栅线控制子电路22连接显示区域中其余像素行中的像素组，像素行包括g1至gn，每个像素行包括m个像素组(像素组1至像素组m)，每个像素组包括一个或多个像素，比如包括4个像素，所述锁存器与所述第二移位寄存器一一对应(第二移位寄存器24i对应锁存器i)，所述锁存器与像素行的像素组一一对应(比如，锁存器1对应像素组1，锁存器2对应像素组2，等等)，需要说明的是，图2中示出的是第一栅线控制子电路21连接奇数行的像素行的像素组，第二栅线控制子电路22连接偶数行的像素行的像素组，即以单行进行交叉连接，但本申请不限于此，也可以以2行为单位进行交叉连接，即1，2，5，6，9,10…等像素行的像素组连接第一栅线控制子电路，3,4,7,8…等像素行的像素组连接第二栅线控制子电路22，或者，也可以不均衡间隔，比如，像素行1,2,4,5,7,8等连接第一栅线控制子电路21，像素行3,6等连接第二栅线控制子电路22，等等，其中：

所述第一栅线控制子电路21用于，根据第一移位寄存器23写入的数据控制对应的像素行的开启，并在开启像素行后，产生第一开启信号l_stv至所述移位寄存器组24开启所述移位寄存器组24；

所述第二栅线控制子电路22用于，根据第一移位寄存器23写入的数据控制对应的像素行的开启，并在开启像素行后，产生第二开启信号r_stv至所述移位寄存器组24开启所述移位寄存器组24；

所述移位寄存器组24用于，在第一时钟信号sclk和第一开启信号l_stv的控制下，控制所述多个第二移位寄存器按第一顺序依次产生第二时钟信号，输出到对应的锁存器(比如，第二移位寄存器241产生的第二时钟信号输出到锁存器251，第二移位寄存器242产生的第二时钟信号输出到锁存器252；以及，在所述第一时钟信号sclk和第二开启信号r_stv的控制下，控制所述多个第二移位寄存器按第二顺序依次产生第二时钟信号，输出到对应的锁存器，其中，所述第二顺序不同于第一顺序；以第一顺序为从左到右，第二顺序为从右到左为例，在第一时钟信号sclk和第一开启信号l_stv的控制下，第二移位寄存器241至24m依次产生第二时钟信号；在第一时钟信号sclk和第二开启信号r_stv的控制下，第二移位寄存器24m至241依次产生第二时钟信号。

所述第一移位寄存器23用于，在第一时钟信号sclk控制下，将数据写入第一栅线控制子电路21和第二栅线控制子电路22，以及，在第二时钟信号的控制下，依次将数据写入所述锁存器组的多个锁存器；其中，将数据写入第一栅线控制子电路21和第二栅线控制子电路22，可以是交叉写入，即先将数据写入第一栅线控制子电路21，然后将数据写入第二栅线控制子电路，然后再将数据写入第一栅线控制子电路21，依次类推。当然，也可以按照像素行的刷新顺序将数据写入第一栅线控制子电路21和第二栅线控制子电路22，等等。刷新顺序可以是逐行刷新或其他方式。

所述锁存器组25用于，在第二时钟信号的控制下，依次将锁存器中的数据写入已开启的像素行中对应的像素组。比如，像素行g1开启时，锁存器组的锁存器中的数据写入像素行g1的像素组1至像素组m。当锁存器组中的第二时钟信号按第一顺序依次生成时，则按第一顺序将数据写入像素组1至像素组m，当锁存器组中的第二时钟信号按第二顺序依次生成时，则按第二顺序将数据写入像素组1至像素组m。比如，第一顺序为从左到右时，像素组1最先写入，像素组m最后写入，第二顺序为从右到左时，像素组m最先写入，像素组1最后写入。

本实施例提供的spi电路，通过不同顺序将数据写入像素行中的像素组，从而使得延迟效果进行抵消，提高了显示品质。

在一实施例中，如图3所示，所述第一栅线控制子电路包括相连的第一锁存器211和第一解码器212，所述第一解码器212连接所述显示区域中部分像素行中的像素组；

所述第一移位寄存器23将数据写入第一栅线控制子电路21包括：所述第一移位寄存器23将数据写入所述第一锁存器211；

所述第一锁存器211用于，在所述第一移位寄存器23将数据写入所述第一锁存器211后，产生所述第一开启信号；

所述第一解码器212用于，解码所述第一锁存器211中的数据，根据所解码的数据控制其连接的像素行的开启。

在一实施例中，如图4所示，所述第二栅线控制子电路22包括彼此相连的第二锁存器221和第二解码器222，所述第二解码器222连接显示区域中其余像素行中的像素组，其中，

所述第一移位寄存器23将数据写入第二栅线控制子电路22包括：所述第一移位寄存器23将数据写入所述第二锁存器221；

所述第二锁存器221用于，在所述第一移位寄存器23将数据写入所述第二锁存器221后，产生所述第二开启信号；

所述第二解码器222用于，解码所述第二锁存器221中的数据，根据所解码的数据控制对应的像素行的开启。

在一实施例中，所述第一顺序为从左到右，所述第二顺序为从右到左；或者，所述第一顺序为从右到左，所述第二顺序为从左到右。

在一实施例中，如图2～4所示，所述第一栅线控制子电路21连接显示区域中部分像素行中的像素组为：所述第一栅线控制子电路21连接显示区域中奇数像素行中的像素组；

所述第二栅线控制子电路22连接显示区域中其余像素行中的像素组为：所述第二栅线控制子电路22连接显示区域中偶数像素行中的像素组。该实施例中，通过奇偶行交叉驱动，奇数行像素数据一个方向传输，偶数行数据从另一个方向传输，奇偶行延迟效果互相抵消，从而提高显示品质。需要说明的是，该连接方式仅为示例。可以是其他连接方式。

在一实施例中，如图5所示，所述串行外设接口电路还包括模式锁存器26，所述第一移位寄存器23还用于，在第一时钟信号控制下，在将数据写入第一栅线控制子电路21或第二栅线控制子电路22前，将数据写入所述模式锁存器26。

在一实施例中，如图6所示，所述串行外设接口电路还包括模式锁存器26，所述第一移位寄存器23还用于，在第一时钟信号控制下，在将数据写入第一栅线控制子电路21或第二栅线控制子电路22前，将数据写入所述模式锁存器26；

所述第一栅线控制子电路21包括彼此相连的第一锁存器211和第一解码器212，所述第一解码器212连接所述显示区域中奇数像素行中的像素组；所述第二栅线控制子电路22包括彼此相连的第二锁存器221和第二解码器222，所述第二解码器222连接显示区域中偶数像素行中的像素组，其中，

所述第一移位寄存器23将数据写入所述第一锁存器211和第二锁存器221；需要说明的是，此处是指第一移位寄存器23在某一时刻将数据写入第一锁存器211，另一时刻将数据写入第二锁存器221，比如，可以采用交叉写入的方式，也可以按照对像素行的刷新顺序将数据分别写入第一锁存器211和第二锁存器221，等等。

所述第一锁存器211用于，在所述第一移位寄存器23将数据写入所述第一锁存器211后，产生所述第一开启信号；

所述第一解码器212用于，解码所述第一锁存器211中的数据，根据所解码的数据控制对应的像素行的开启；

所述第二锁存器221用于，在所述第一移位寄存器23将数据写入所述第二锁存器221后，产生所述第二开启信号；

所述第二解码器222用于，解码所述第二锁存器221中的数据，根据所述解码的数据控制对应的像素行的开启。

根据同一发明构思，如图7所示，本发明一实施例提供一种显示面板70，包括任一实施例所述的串行外设接口电路71。本实施例提供的显示面板，通过不同顺序进行像素行的写入，不同像素行的延迟效果可以进行抵消，提高了显示品质。

本发明一实施例提供一种驱动方法，如图8所示，应用于所述显示面板，包括：

步骤801，基于第一时钟信号将第一移位寄存器的数据写入第一栅线控制子电路和第二栅线控制子电路；

步骤802，根据第一移位寄存器写入第一栅线控制子电路的数据控制对应的像素行的开启，并在开启像素行后，产生第一开启信号至所述移位寄存器组；

步骤803，通过所述第一时钟信号和第一开启信号控制所述多个第二移位寄存器按第一顺序依次产生第二时钟信号，输出到对应的锁存器；通过所述第二时钟信号的控制依次将所述第一移位寄存器的数据写入所述锁存器组的多个锁存器，以及，将锁存器中的数据写入已开启的像素行中对应的像素组；

步骤804，根据第一移位寄存器写入第二栅线控制子电路的数据控制对应的像素行的开启，并在开启像素行后，产生第二开启信号至所述移位寄存器组；

步骤805，通过所述第一时钟信号和第二开启信号控制所述多个第二移位寄存器按第二顺序依次产生第二时钟信号，输出到对应的锁存器，其中，所述第二顺序不同于所述第一顺序；

步骤806，基于所述第二时钟信号的控制依次将所述第一移位寄存器的数据写入所述锁存器组的多个锁存器，以及，依次将锁存器中的数据写入已开启的像素行中对应的像素组。

本实施例提供的驱动方法，从不同顺序写入不同像素行的数据，使得延迟效果出现抵消，提高了显示品质。

在一实施例中，所述第一顺序为从左到右，所述第二顺序为从右到左；或者，所述第一顺序为从右到左，所述第二顺序为从左到右。

下面通过一个具体实例对本发明作进一步说明。以分辨率为176*3*176为例进行说明，图9为本发明一实施例提供的spi电路示意图。如图9所示，本实施例中，12-bitshiftregister1为第一移位寄存器，mode6-bitlat为模式寄存器，移位寄存器组中包括44个移位寄存器(hdrivershiftregister1～hdrivershiftregister44)，左侧的vdriver8bitlat1为第一锁存器，左侧的vdriverdecoder1为第一解码器，右侧的vdriver8bitlat2为第二锁存器，右侧的vdriverdecoder2为第二解码器，锁存器组包括44个锁存器(hdriver12-bitlat1～hdriver12-bitlat44)。像素行g1～g176，每行包括44个像素组，每个像素组包括4个像素。比如，像素p1～p4构成像素组1，像素p5～p8构成像素组2，像素p169～p172构成像素组43，像素p173～p176构成像素组44。

下面说明一下该实施例中像素写入过程。

si在sclk(时钟信号)控制下依次写入12-bitshiftregister并锁存，12-bitshiftregister1中数据先写入mode6bitlat，之后写入左侧的vdriver8-bitlat1锁存，左侧vdriver8-bitlat1锁存的数据被左侧的vdriverdecoder1解码，开启栅线g1所连接的各像素组，vdriver8-bitlat1发出l-stv信号至hdrivershiftregister1，开启hdrivershiftregister1，在sclk控制下，hdrivershiftregister1～hdrivershiftregister44依次产生44个时钟信号，控制12-bitshiftregister1中的数据依次写入44个12bitlat(hdriver12-bitlat1～hdriver12-bitlat44)中。44个12bitlat中的数据在44个时钟控制下，从左至右依次写入像素行g1的4个像素所对应的12个子像素中，p1～p4第一个写入，p173～p176最后写入；

之后12-bitshiftregister1中的数据写入右侧的vdriver8-bitlat2，右侧vdriver8-bitlat2锁存的数据被右侧的vdriverdecoder2解码，开启栅线g2所连接的各像素组，vdriver8-bitlat2发出r-stv信号至hdrivershiftregister44，开启hdrivershiftregister44，在sclk控制下，hdrivershiftregister44～hdrivershiftregister1依次产生44个时钟信号，控制12-bitshiftregister1中的数据依次写入44个12bitlat(hdriver12-bitlat44～hdriver12-bitlat1)中。44个12bitlat中的数据在44个时钟控制下，从右至左依次写入像素行g2的4个像素所对应的12个子像素中，p1～p4第一个写入，p173～p176最后写入；

其他各像素行类似，即，奇数行驱动时移位寄存器组产生44个从左至右的时钟信号，对应像素从左至右依次写入，偶数行驱动时产生44个从右至左的时钟信号，对应像素从右至左依次写入。

本实施例提供的方案，设计两组vdriver8bitlat和两组vdriverdecoder，对应gate奇偶行交叉驱动，并且产生两组stv信号驱动44bit移位寄存器组。奇数行驱动时44bit移位寄存器组产生44个从左至右的时钟信号，对应像素从左至右依次写入，偶数行时产生44个从右至左的时钟信号，对应像素从右至左依次写入，从而奇数行时，左侧充电充足，右侧充电不足，偶数行时，右侧充电充足，左侧充电不足，奇偶行延迟效果互相抵消，提高了显示品质。

图10为数据传输时序示意图。如图10所示，其中，si为数据线，sclk为时钟线，scs为片选信号。si依次传输6bitmode数据(传输到mode6bitlat)、10bitv-driver(其中2bit冗余)数据(传输到vdriver8bitlat)、h-driver数据(传输到hdriver12bitlat1～hdriver12bitlat44)，之后有16clk(16个时钟周期)作为dummy用于进行数据传输。

本实施例提供的spi电路，可作为显示面板的接口电路，省去ic成本，提高产品竞争力。

本发明实施例提出了一种新型spi电路，可用于改善现有电路由于传输延迟引起的显示不均问题，提高显示品质。相关技术中spi电路的像素数据是将hdriver12bitlat模块锁存的数据写入4个像素当中，在hdrivershiftregister控制下从左至右依次写入，最右边的像素最后写入，由于传输延迟可能会导致充电不足，不能显示目标灰阶。本实施例中，通过奇偶行交叉驱动，奇数行像素数据从左至右传输，偶数行像素数据从右至左传输，奇偶行延迟效果互相抵消，从而提高显示品质。

有以下几点需要说明：

(1)本发明实施例附图只涉及到与本发明实施例涉及到的结构，其他结构可参考通常设计。

(2)在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合以得到新的实施例。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。