移位寄存器单元、驱动方法、栅极驱动电路和显示装置与流程

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。

背景技术：

液晶显示屏因其重量轻、体积小、耗电低等优点，已广泛应用于各种信息、通信、消费性电子产品中。同时液晶显示屏因其结构或组装的需要，在边缘区域会有一部分无法显示的边框区域。边框的存在会降低整个显示屏的视觉效果，窄边框甚至无边框效果成为高品质显示屏的主流趋势。

阵列基板行驱动技术是直接将栅极驱动电路制作在阵列基板上，来替代由外接硅片制作的驱动芯片的一种工艺技术，将栅极驱动电路直接制作在阵列基板上的显示产品统称为goa(gateonarray，(gateonarray，设置于阵列基板上的栅极驱动电路)产品。goa产品因其成本低、窄边框的特点得到了广泛的应用，但在goa产品中，上拉节点在电压自举之后，上拉节点的电位通常为高电压vgh的两倍(上拉节点的电位例如可以大于60v)，会使得用于进位信号输出的晶体管(该晶体管的控制极与上拉节点耦接，所述进位信号用于级联)的阈值电压漂移较大，在长期使用后，该晶体管的输出能力降低(所述进位信号用于级联)，导致输入端与该进位信号输出端连接的相应级移位寄存器单元中的上拉节点充电不足，会使得之后各级移位寄存器单元无栅极驱动信号输出，不能正常进行显示，并会导致复位端与该进位信号输出端连接的相应级移位寄存器单元中的上拉节点的电位不能被正常复位而导致多输出，宏观表现为扫屏不良。

技术实现要素：

本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中用于进位信号输出的晶体管的阈值电压漂移较大，会导致输入端与该进位信号输出端连接的相应级移位寄存器单元中的上拉节点充电不足，会使得之后各级移位寄存器单元无栅极驱动信号输出，不能正常进行显示，并会导致复位端与该进位信号输出端连接的相应级移位寄存器单元中的上拉节点的电位不能被正常复位而导致多输出，宏观表现为扫屏不良的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，其特征在于，包括进位输出电路和输出控制电路；

所述进位输出电路包括n个进位输出子电路，所述输出控制电路包括n个输出控制子电路，n为大于1的整数；

第n个输出控制子电路的控制端与第n控制电压端耦接，第n个输出控制子电路的第一端与上拉节点耦接，第n个输出控制子电路的第二端与第n进位输出子电路的控制端耦接，所述第n个输出控制子电路用于在所述第n控制电压端提供的第n控制电压的控制下，控制所述上拉节点与所述第n进位输出子电路的控制端之间连通；n为小于或等于n的正整数；

所述第n进位输出子电路的第一端与时钟信号端耦接，所述第n进位输出子电路的第二端与进位信号输出端耦接，所述第n进位输出子电路用于在其控制端的电位的控制下，控制所述进位信号输出端与所述时钟信号端之间连通。

实施时，所述第n输出控制子电路包括第n输出控制晶体管；

所述第n输出控制晶体管的控制极与所述第n控制电压端耦接，所述第n输出控制晶体管的第一极与所述上拉节点耦接，所述第n输出控制晶体管的第二极与所述第n进位输出子电路的控制端耦接。

实施时，所述第n进位输出子电路包括第n进位输出晶体管；

所述第n进位输出晶体管的控制极为所述第n进位输出子电路的控制端；

所述第n进位输出晶体管的第一极与所述时钟信号端耦接，所述第n进位输出晶体管的第二极与所述进位信号输出端耦接。

实施时，本发明所述的移位寄存器单元还包括上拉节点复位电路；

所述上拉节点复位电路分别与所述上拉节点、帧起始控制端和第一电压端耦接，用于在所述帧起始控制端提供的帧起始控制信号的控制下，控制所述上拉节点与所述第一电压端之间连通，以对所述上拉节点的电位进行复位。

实施时，所述上拉节点复位电路包括上拉节点复位晶体管；

所述上拉节点复位晶体管的控制极与所述帧起始控制端耦接，所述上拉节点复位晶体管的第一极与所述上拉节点耦接，所述上拉节点复位晶体管的第二极与所述第一电压端耦接。

实施时，本发明所述的移位寄存器单元还包括上拉节点控制电路；

所述上拉节点控制电路分别与输入端、复位端、第二电压端和下拉节点耦接，用于在所述输入端提供的输入信号的控制下，控制所述上拉节点与所述输入端之间连通，在所述复位端提供的复位信号的控制下，控制所述上拉节点与所述第二电压端之间连通，并在所述下拉节点的电位的控制下，控制所述上拉节点与所述第二电压端之间连通。

实施时，本发明所述的移位寄存器单元还包括下拉节点控制电路、进位输出下拉电路和栅极驱动输出电路；

所述下拉节点控制电路用于在上拉节点的电位的控制下，控制下拉节点的电位；

所述进位输出下拉电路用于在所述下拉节点的电位的控制下，控制对所述进位信号输出端输出的进位信号进行复位；

所述栅极驱动输出电路用于在所述上拉节点的电位的控制下，控制栅极驱动信号输出端与时钟信号端之间连接，并在所述下拉节点的电位和复位端提供的复位信号的控制下，对所述栅极驱动信号输出端输出的栅极驱动信号进行复位。

本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，显示时间包括多个依次设置的显示时间段，所述显示时间段包括n个显示周期；所述移位寄存器单元的驱动方法包括：

在所述显示时间段包括的第n个显示周期，第n个输出控制子电路在第n控制电压端提供的第n控制电压的控制下，控制上拉节点与第n进位输出子电路的控制端之间连通；

n为大于1的整数，n为小于或等于n的正整数。

实施时，本发明所述的移位寄存器单元的驱动方法还包括：在所述显示时间段包括的除了第n个显示周期之外的其他显示周期，第n个输出控制子电路在第n控制电压端提供的第n控制电压的控制下，控制上拉节点与第n进位输出子电路的控制端之间断开。

本发明还提供了一种栅极驱动电路，包括m级上述的移位寄存器单元，m为正整数。

实施时，所述移位寄存器单元包括上拉节点控制电路；所述上拉节点控制电路分别与输入端和复位端耦接；m为大于3的整数；

所述栅极驱动电路包括的最前三级移位寄存器单元的输入端都接入起始信号；

所述栅极驱动电路包括的第m级移位寄存器单元的输入端与所述栅极驱动电路包括的第m-3级移位寄存器单元的进位信号输出端耦接；

所述栅极驱动电路包括的第m级移位寄存器单元的复位端与所述栅极驱动电路包括的第m+3级移位寄存器单元的进位信号输出端耦接；

m为小于或等于m而大于3的整数。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置通过将进位输出电路设置为包括n个进位输出子电路，将输出控制电路设置为包括n个输出控制子电路，以使得在显示时间段包括的第n个显示周期内，仅有第n个输出控制子电路在第n控制电压的控制下，控制上拉节点与第n进位输出子电路的控制端之间连通，也即使得仅有第n进位输出子电路包括的晶体管能够正常工作，而其他的进位输出子电路包括的晶体管不工作，这样可以减小各进位输出子电路包括的晶体管的阈值电压漂移，延长了移位寄存器单元的使用寿命，提高了goa(gateonarray，设置于阵列基板上的栅极驱动电路)产品的稳定性。

附图说明

图1是本发明实施例所述的移位寄存单元的结构图；

图2是本发明另一实施例所述的移位寄存器单元的结构图；

图3是本发明又一实施例所述的移位寄存器单元的结构图；

图4是本发明所述的移位寄存器单元的一具体实施例的电路图；

图5是第一控制电压v1、第二控制电压v1、第一下拉控制电压vdd1和第二下拉控制电压vdd2的时序图；

图6是本发明所述的移位寄存器单元的该具体实施例的工作时序图；

图7是本发明实施例所述的栅极驱动电路的工作时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

本发明实施例所述的移位寄存器单元包括进位输出电路和输出控制电路；

所述进位输出电路包括n个进位输出子电路，所述输出控制电路包括n个输出控制子电路，n为大于1的整数；

第n个输出控制子电路的控制端与第n控制电压端耦接，第n个输出控制子电路的第一端与上拉节点耦接，第n个输出控制子电路的第二端与第n进位输出子电路的控制端耦接，所述第n个输出控制子电路用于在所述第n控制电压端提供的第n控制电压的控制下，控制所述上拉节点与所述第n进位输出子电路的控制端之间连通；n为小于或等于n的正整数；

所述第n进位输出子电路的第一端与时钟信号端耦接，所述第n进位输出子电路的第二端与进位信号输出端耦接，所述第n进位输出子电路用于在其控制端的电位的控制下，控制所述进位信号输出端与所述时钟信号端之间连通。

本发明实施例所述的移位寄存器单元通过将进位输出电路设置为包括n个进位输出子电路，将输出控制电路设置为包括n个输出控制子电路，以使得在显示时间段包括的第n个显示周期内，仅有第n个输出控制子电路在第n控制电压的控制下，控制上拉节点与第n进位输出子电路的控制端之间连通，也即使得仅有第n进位输出子电路包括的晶体管能够正常工作，而其他的进位输出子电路包括的晶体管不工作，这样可以减小各进位输出子电路包括的晶体管的阈值电压漂移，延长了移位寄存器单元的使用寿命，提高了goa(gateonarray，设置于阵列基板上的栅极驱动电路)产品的稳定性。

在相关技术中，为防止显示面板内像素的负载影响goa单元的工作，现有设计通常将栅极驱动信号输出端与进位信号输出端分开，栅极驱动信号输出端仅驱动显示面板内的像素，进位信号输出端输出的进位信号作为goa单元的输入信号或复位信号。

在相关技术中，goa产品因其成本低，窄边框等特点得到了广泛的应用，但由于上拉节点的电压较高(上拉节点的电压通常为高电压vgh的两倍，可以大于60v)，使得进位输出晶体管的阈值电压漂移较大，在长期使用后，会使得进位输出晶体管的输出能力降低，进位信号输出端输出的进位信号的幅值降低(所述进位信号用于级联)，导致输入端与该进位信号输出端连接的相应级移位寄存器单元中的上拉节点充电不足，会使得之后各级移位寄存器单元无栅极驱动信号输出，不能正常进行显示，并会导致复位端与该进位信号输出端连接的相应级移位寄存器单元中的上拉节点的电位不能被正常复位而导致多输出，宏观表现为扫屏不良。基于此，本发明实施例提供一种移位寄存器单元，能够减小进位输出晶体管的阈值电压漂移。

在本发明实施例中，以n等于2为例说明，但是在实际操作时，n也可以为大于2的整数。

具体的，所述第n输出控制子电路可以包括第n输出控制晶体管；

所述第n输出控制晶体管的控制极与所述第n控制电压端耦接，所述第n输出控制晶体管的第一极与所述上拉节点耦接，所述第n输出控制晶体管的第二极与所述第n进位输出子电路的控制端耦接。

具体的，所述第n进位输出子电路可以包括第n进位输出晶体管；

所述第n进位输出晶体管的控制极为所述第n进位输出子电路的控制端；

所述第n进位输出晶体管的第一极与所述时钟信号端耦接，所述第n进位输出晶体管的第二极与所述进位信号输出端耦接。

如图1所示，本发明实施例所述的移位寄存单元包括进位输出电路和输出控制电路；

所述进位输出电路包括第一进位输出子电路101和第二进位输出子电路102，所述输出控制电路包括第一输出控制子电路201和第二输出子电路202；

所述第一进位输出子电路101包括第一进位输出晶体管m15，所述第二进位输出子电路102包括第二进位输出晶体管m15’；

所述第一输出控制子电路201包括第一输出控制晶体管mv1，所述第二输出控制子电路202包括第二输出控制晶体管mv2；

mv1的栅极与第一控制电压端耦接，所述第一控制电压端用于提供第一控制电压v1；

mv1的漏极与上拉节点pu耦接，mv1的源极与m15的栅极耦接；

m15的漏极与时钟信号端耦接，m15的源极与进位信号输出端oc耦接；所述时钟信号端用于提供时钟信号clk；

mv2的栅极与第二控制电压端耦接，所述第二控制电压端用于提供第二控制电压v2；

mv2的漏极与上拉节点pu耦接，mv2的源极与m15’的栅极耦接；

m15’的漏极与时钟信号端耦接，m15’的源极与进位信号输出端oc耦接；所述时钟信号端用于提供时钟信号clk。

在图1所示的实施例中，mv1、mv2、m15和m15’都为n型薄膜晶体管，但不以此为限。

本发明实施例增加了m15’、mv1和mv2，并将v1和v2设置为相位相反，例如，当v1的电压值为20v时，v2的电压值为-20v；当v1的电压值为-20v时，v2的电压值为20v；并且，v1的电压值和v2的电压值可以每隔预定时间正负翻转一次(所述预定时间可以为1秒、2秒或4秒，但不以此为限)，使得在一个显示周期内，m15、m15’中的一个工作，这样可以减小m15的阈值电压漂移，并可以减小m15’的阈值电压漂移。

并且，当v1的电压值为20v，v2的电压值为-20v时，mv1打开，mv2关断，并且mv2的栅源电压小于0，mv1的阈值电压正向漂移，mv2的阈值电压反向漂移；

当v1的电压值为-20v，v2的电压值为20v时，mv1关断，mv2打开，并且mv1的栅源电压小于0，mv1的阈值电压反向漂移，mv2的阈值电压正向漂移；

从而可以防止mv1的阈值电压漂移，并可以防止mv2的阈值电压漂移。

并在本发明实施例中，v1的电压值和v2的电压值在空白时间段翻转。所述空白时间段是设置于相邻两帧画面显示时间之间的时间段。

在具体实施时，本发明实施例所述的移位寄存器单元还可以包括上拉节点复位电路；

所述上拉节点复位电路分别与所述上拉节点、帧起始控制端和第一电压端耦接，用于在所述帧起始控制端提供的帧起始控制信号的控制下，控制所述上拉节点与所述第一电压端之间连通，以对所述上拉节点的电位进行复位。

在本发明实施例中，在每一帧画面显示时间开始之前，所述帧起始控制端可以提供有效的帧起始控制信号，以使得所述上拉节点与第一电压端之间连通，以对上拉节点的电位进行复位。

在实际操作时，所述第一电压端可以为低电压端，但不以此为限。

具体的，所述上拉节点复位电路可以包括上拉节点复位晶体管；

所述上拉节点复位晶体管的控制极与所述帧起始控制端耦接，所述上拉节点复位晶体管的第一极与所述上拉节点耦接，所述上拉节点复位晶体管的第二极与所述第一电压端耦接。

在具体实施时，本发明所述的移位寄存器单元还可以包括上拉节点控制电路；

所述上拉节点控制电路分别与输入端、复位端、第二电压端和下拉节点耦接，用于在所述输入端提供的输入信号的控制下，控制所述上拉节点与所述输入端之间连通，在所述复位端提供的复位信号的控制下，控制所述上拉节点与所述第二电压端之间连通，并在所述下拉节点的电位的控制下，控制所述上拉节点与所述第二电压端之间连通。

在本发明实施例中，所述第二电压端可以为低电压端，但不以此为限。

在本发明实施例中，所述下拉节点可以包括第一下拉节点和第二下拉节点，但不以此为限。

如图2所示，在图1所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还可以包括上拉节点复位电路21和上拉节点控制电路22；

所述上拉节点复位电路21分别与所述上拉节点pu、帧起始控制端stv0和低电压端耦接，用于在所述帧起始控制端stv0提供的帧起始控制信号的控制下，控制所述上拉节点pu与所述低电压端之间连通，以对所述上拉节点pu的电位进行复位；所述低电压端用于提供低电压vgl；

所述上拉节点控制电路22分别与输入端input、复位端reset、低电压端、第一下拉节点pd1和第二下拉节点pd2耦接，用于在所述输入端input提供的输入信号的控制下，控制所述上拉节点pu与所述输入端input之间连通，在所述复位端reset提供的复位信号的控制下，控制所述上拉节点pu与所述低电压端之间连通，并在所述第一下拉节点pd1的电位和所述第二下拉节点pd2的电位的控制下，控制所述上拉节点pu与所述低电压端之间连通。

在具体实施时，所述上拉节点控制电路可以包括输入晶体管、复位晶体管、第一上拉控制晶体管和第二上拉控制晶体管；

所述输入晶体管的控制极和所述输入晶体管的第一极与所述输入端耦接，所述输入晶体管的第二极与所述上拉节点耦接；

所述复位晶体管的控制极与所述复位端耦接，所述复位晶体管的第一极与所述上拉节点耦接，所述复位晶体管的第二极与所述低电压端耦接；

所述第一上拉控制晶体管的控制极与所述第一下拉节点耦接，所述第一上拉控制晶体管的第一极与所述上拉节点耦接，所述第一上拉控制晶体管的第二极与所述低电压端耦接；

所述第二上拉控制晶体管的控制极与所述第二下拉节点耦接，所述第二上拉控制晶体管的第一极与所述上拉节点耦接，所述第二上拉控制晶体管的第二极与所述低电压端耦接。

具体的，本发明实施例所述的移位寄存器单元还可以包括下拉节点控制电路、进位输出下拉电路和栅极驱动输出电路；

所述下拉节点控制电路用于在上拉节点的电位的控制下，控制下拉节点的电位；

所述进位输出下拉电路用于在所述下拉节点的电位的控制下，控制对所述进位信号输出端输出的进位信号进行复位；

所述栅极驱动输出电路用于在所述上拉节点的电位的控制下，控制栅极驱动信号输出端与时钟信号端之间连接，并在所述下拉节点的电位和复位端提供的复位信号的控制下，对所述栅极驱动信号输出端输出的栅极驱动信号进行复位。

如图3所示，在图2所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还可以包括下拉节点控制电路31、进位输出下拉电路32和栅极驱动输出电路33，其中，

所述下拉节点控制电路31分别与所述上拉节点pu、所述第一下拉节点pd1、所述第二下拉节点pd2、第一下拉控制电压端、第二下拉控制电压端和低电压端耦接，用于在所述上拉节点pu的电位、第一下拉控制电压vdd1和第二下拉控制电压vdd2的控制下，控制所述第一下拉节点pd1的电位和第二下拉节点pd2的电位；所述第一下拉控制电压端用于提供第一下拉控制电压vdd1，所述第二下拉控制电压端用于提供第二下拉控制电压vdd2；所述低电压端用于提供低电压vgl；

所述进位输出下拉电路32分别与所述第一下拉节点pd1、所述第二下拉节点pd2、所述进位信号输出端oc和低电压端耦接，用于在所述第一下拉节点pd1的电位的控制下，控制所述进位信号输出端oc与所述低电压端之间连通，在所述第二下拉节点pd2的电位的控制下，控制所述进位信号输出端oc与所述低电压端之间连通；

所述栅极驱动输出电路33分别与所述上拉节点pu、栅极驱动信号输出端gout、时钟信号端、第一下拉节点pd1、第二下拉节点pd2、复位端reset和低电压端耦接，用于在所述上拉节点pu的电位的控制下，控制栅极驱动信号输出端gout与时钟信号端之间连接，并在所述第一下拉节点pd1的电位、所述第二下拉节点的电位和复位端reset提供的复位信号的控制下，控制所述栅极驱动信号输出端gout与所述低电压端之间连通。

在具体实施时，vdd1和vdd2也可以相位相反，也即，当vdd1的电压值为高电平时，vdd2的电压值为低电平；当vdd1的电压值为低电平时，vdd2的电压值为高电平；并每隔预定时间vdd1的电压值、vdd2的电压值变化。

在本发明实施例中，vdd1的电压值和vdd2的电压值可以与v1的电压值和v2的电压值同时翻转，但不以此为限。

在本发明实施例中，所述下拉节点控制电路可以包括第一控制晶体管、第二控制晶体管、第三控制晶体管、第四控制晶体管、第五控制晶体管、第六控制晶体管、第七控制晶体管和第八控制晶体管，其中，

所述第一控制晶体管的控制极和所述第一控制晶体管的第一极都与第一下拉控制电压端耦接，所述第一控制晶体管的第二极与第一下拉控制节点耦接；

所述第二控制晶体管的控制极与所述上拉节点耦接，所述第二控制晶体管的第一极与所述第一下拉控制节点耦接，所述第二控制晶体管的第二极与所述低电压端耦接；

所述第三控制晶体管的控制极与所述第一下拉控制节点耦接，所述第三控制晶体管的第一极与所述第一下拉控制电压端耦接，所述第三控制晶体管的第二极与所述第一下拉节点耦接；

所述第四控制晶体管的控制极与所述上拉节点耦接，所述第四控制晶体管的第一极与所述第一下拉节点耦接，所述第四控制晶体管的第二极与所述低电压端耦接；

所述第五控制晶体管的控制极和所述第五控制晶体管的第一极都与第二下拉控制电压端耦接，所述第五控制晶体管的第二极与第二下拉控制节点耦接；

所述第六控制晶体管的控制极与所述上拉节点耦接，所述第六控制晶体管的第一极与所述第二下拉控制节点耦接，所述第六控制晶体管的第二极与所述低电压端耦接；

所述第七控制晶体管的控制极与所述第二下拉控制节点耦接，所述第七控制晶体管的第一极与所述第二下拉控制电压端耦接，所述第七控制晶体管的第二极与所述第二下拉节点耦接；

所述第八控制晶体管的控制极与所述上拉节点耦接，所述第八控制晶体管的第一极与所述第二下拉节点耦接，所述第八控制晶体管的第二极与所述低电压端耦接。

在具体实施时，所述进位输出下拉电路可以包括第一进位输出下拉晶体管和第二进位输出下拉晶体管；

所述第一进位输出下拉晶体管的控制极与所述第一下拉节点耦接，所述第一进位输出下拉晶体管的第一极与所述进位信号输出端耦接，所述第一进位输出下拉晶体管的第二极与所述低电压端耦接；

所述第二进位输出下拉晶体管的控制极与所述第二下拉节点耦接，所述第二进位输出下拉晶体管的第一极与所述进位信号输出端耦接，所述第二进位输出下拉晶体管的第二极与所述低电压端耦接。

在具体实施时，所述栅极驱动输出电路可以包括栅极驱动输出晶体管、第一栅极驱动下拉晶体管、第二栅极驱动下拉晶体管、栅极驱动复位晶体管和存储电容；

所述栅极驱动输出晶体管的控制极与所述上拉节点耦接，所述栅极驱动输出晶体管的第一极与所述栅极驱动信号输出端耦接，所述栅极驱动输出晶体管的第二极与所述时钟信号端耦接；

所述第一栅极驱动下拉晶体管的控制极与所述第一下拉节点耦接，所述第一栅极驱动下拉晶体管的第一极与所述栅极驱动信号输出端耦接，所述第一栅极驱动下拉晶体管的第二极与所述低电压端耦接；

所述第二栅极驱动下拉晶体管的控制极与所述第二下拉节点耦接，所述第二栅极驱动下拉晶体管的第一极与所述栅极驱动信号输出端耦接，所述第二栅极驱动下拉晶体管的第二极与所述低电压端耦接；

所述栅极驱动复位晶体管的控制极与所述复位端耦接，所述栅极驱动复位晶体管的第一极与所述栅极驱动信号输出端耦接，所述栅极驱动复位晶体管的第二极与所述低电压端耦接；

所述存储电容的第一端与所述上拉节点耦接，所述存储电容的第二端与所述栅极驱动信号输出端耦接。

下面通过一具体实施例来说明本发明所述的移位寄存器单元。

如图4所示，本发明所述的移位寄存器单元的一具体实施例包括进位输出电路、输出控制电路、上拉节点复位电路、上拉节点控制电路、上拉节点复位电路、上拉节点控制电路、下拉节点控制电路、进位输出下拉电路和栅极驱动输出电路，其中，

所述进位输出电路包括第一进位输出子电路101和第二进位输出子电路102，所述输出控制电路包括第一输出控制子电路201和第二输出子电路202；

所述第一进位输出子电路101包括第一进位输出晶体管m15，所述第二进位输出子电路102包括第二进位输出晶体管m15’；

所述第一输出控制子电路201包括第一输出控制晶体管mv1，所述第二输出控制子电路202包括第二输出控制晶体管mv2；

mv1的栅极与第一控制电压端耦接，所述第一控制电压端用于提供第一控制电压v1；

mv1的漏极与上拉节点pu耦接，mv1的源极与m15的栅极耦接；

m15的漏极与时钟信号端耦接，m15的源极与进位信号输出端oc耦接；所述时钟信号端用于提供时钟信号clk；

mv2的栅极与第二控制电压端耦接，所述第二控制电压端用于提供第二控制电压v2；

mv2的漏极与上拉节点pu耦接，mv2的源极与m15’的栅极耦接；

m15’的漏极与时钟信号端耦接，m15’的源极与进位信号输出端oc耦接；所述时钟信号端用于提供时钟信号clk；

所述上拉节点复位电路包括上拉节点复位晶体管m13；

所述上拉节点复位晶体管m13的栅极与帧起始控制端stv0耦接，所述上拉节点复位晶体管m13的漏极与所述上拉节点pu耦接，所述上拉节点复位晶体管m13的源极与低电压端耦接；所述低电压端用于提供低电压vgl；

所述上拉节点控制电路包括输入晶体管m1、复位晶体管m2、第一上拉控制晶体管m10和第二上拉控制晶体管m10’；

所述输入晶体管m1的栅极和所述输入晶体管m1的漏极与所述输入端input耦接，所述输入晶体管m1的源极与所述上拉节点pu耦接；

所述复位晶体管m2的栅极与所述复位端reset耦接，所述复位晶体管m2的漏极与所述上拉节点pu耦接，所述复位晶体管m2的源极与所述低电压端耦接；

所述第一上拉控制晶体管m10的栅极与所述第一下拉节点pd1耦接，所述第一上拉控制晶体管m10的漏极与所述上拉节点pu耦接，所述第一上拉控制晶体管m10的源极与所述低电压端耦接；

所述第二上拉控制晶体管m10的栅极与所述第二下拉节点pd2耦接，所述第二上拉控制晶体管m10的漏极与所述上拉节点pu耦接，所述第二上拉控制晶体管m10的源极与所述低电压端耦接；

所述下拉节点控制电路包括第一控制晶体管m9、第二控制晶体管m8、第三控制晶体管m5、第四控制晶体管m6、第五控制晶体管m9’、第六控制晶体管m8’、第七控制晶体管m5’和第八控制晶体管m6’，其中，

所述第一控制晶体管m9的栅极和所述第一控制晶体管m9的漏极都与第一下拉控制电压端耦接，所述第一控制晶体管m9的源极与第一下拉控制节点pdcn1耦接；所述第一下拉控制电压端用于提供第一下拉控制电压vdd1；

所述第二控制晶体管m8的栅极与所述上拉节点pu耦接，所述第二控制晶体管m8的漏极与所述第一下拉控制节点pdcn1耦接，所述第二控制晶体管m8的源极与所述低电压端耦接；

所述第三控制晶体管m5的栅极与所述第一下拉控制节点pdcn1耦接，所述第三控制晶体管m5的漏极与所述第一下拉控制电压端耦接，所述第三控制晶体管m5的源极与所述第一下拉节点pd1耦接；

所述第四控制晶体管m6的栅极与所述上拉节点pu耦接，所述第四控制晶体管m6的漏极与所述第一下拉节点pd1耦接，所述第四控制晶体管m6的第二极与所述低电压端耦接；

所述第五控制晶体管m9’的栅极和所述第五控制晶体管m9’的漏极都与第二下拉控制电压端耦接，所述第五控制晶体管m9’的源极与第二下拉控制节点pdcn2耦接；所述第二下拉控制电压端用于提供第二下拉控制电压vdd2；

所述第六控制晶体管m8’的栅极与所述上拉节点pu耦接，所述第六控制晶体管m8’的漏极与所述第二下拉控制节点pdcn2耦接，所述第六控制晶体管m8’的源极与所述低电压端耦接；

所述第七控制晶体管m5’的栅极与所述第二下拉控制节点pdcn2耦接，所述第七控制晶体管m5’的漏极与所述第二下拉控制电压端耦接，所述第七控制晶体管m5’的源极与所述第二下拉节点pd2耦接；

所述第八控制晶体管m6’的栅极与所述上拉节点pu耦接，所述第八控制晶体管m6’的漏极与所述第二下拉节点pd2耦接，所述第八控制晶体管m6’的源极与所述低电压端耦接；

所述进位输出下拉电路包括第一进位输出下拉晶体管m12和第二进位输出下拉晶体管m12’；

所述第一进位输出下拉晶体管m12的栅极与所述第一下拉节点pd1耦接，所述第一进位输出下拉晶体管m12的漏极与所述进位信号输出端oc耦接，所述第一进位输出下拉晶体管m12的源极与所述低电压端耦接；

所述第二进位输出下拉晶体管m12’的栅极与所述第二下拉节点pd2耦接，所述第二进位输出下拉晶体管m12’的漏极与所述进位信号输出端oc耦接，所述第二进位输出下拉晶体管m12’的源极与所述低电压端耦接；

所述栅极驱动输出电路包括栅极驱动输出晶体管m3、第一栅极驱动下拉晶体管m11’、第二栅极驱动下拉晶体管m11、栅极驱动复位晶体管m4和存储电容c；

所述栅极驱动输出晶体管m3的栅极与所述上拉节点pu耦接，所述栅极驱动输出晶体管m3的漏极与栅极驱动信号输出端gout耦接，所述栅极驱动输出晶体管m3的源极与所述时钟信号端耦接；所述时钟信号端用于提供时钟信号clk；

所述第一栅极驱动下拉晶体管m11’的栅极与所述第一下拉节点pd1耦接，所述第一栅极驱动下拉晶体管m11’的漏极与所述栅极驱动信号输出端gout耦接，所述第一栅极驱动下拉晶体管m11’的源极与所述低电压端耦接；

所述第二栅极驱动下拉晶体管m11的栅极与所述第二下拉节点pd2耦接，所述第二栅极驱动下拉晶体管m11的漏极与所述栅极驱动信号输出端gout耦接，所述第二栅极驱动下拉晶体管m11的源极与所述低电压端耦接；

所述栅极驱动复位晶体管m4的栅极与所述复位端reset耦接，所述栅极驱动复位晶体管m4的漏极与所述栅极驱动信号输出端gout耦接，所述栅极驱动复位晶体管m4的源极与所述低电压端耦接；

所述存储电容c的第一端与所述上拉节点pu耦接，所述存储电容c的第二端与所述栅极驱动信号输出端gout耦接。

在图4所示的移位寄存器单元的具体实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。

在本发明实施例中，vdd1和vdd2也可以被替换为时钟信号。

如图5所示，显示时间包括显示时间段td，显示时间段td包括第一显示周期t1和第二显示周期t2；

在第一显示周期t1，v1的电压值为20v，v2的电压值为-20v，vdd1的电压值为20v，vdd2的电压值为-20v；

在第二显示周期t2，v1的电压值为-20v，v2的电压值为20v，vdd1的电压值为-20v，vdd2的电压值为20v。

如图6所示，假设本发明如图4所示的移位寄存器单元的具体实施例为栅极驱动电路包括的第一级移位寄存器单元(在第一级移位寄存器单元中，输入端input接入起始信号stv1)，该移位寄存器单元的具体实施例在工作时，第一显示周期包括的一显示阶段包括输入子阶段t61、输出子阶段t62、复位子阶段t63和输出截止保持子阶段t64；并在输入子阶段t61之前设置有帧起始复位阶段t0；

在所述帧起始复位阶段t0，stv0输入高电平，m13打开，pu接入vgl，以对pu的电位进行复位，增强对pu的放噪；

在输入子阶段t61，stv1为高电平，clk为低电平，m1打开，以将pu的电位拉高；mv1打开，mv2关断，m15的栅极与pu耦接，m15打开，以控制oc输出低电平；m3打开，以控制gout输出低电平；

在输出子阶段t62，stv1为高电平，clk为高电平，m1打开，以控制pu的电位被自举拉升，mv1打开，mv2关断，m15的栅极与pu耦接，m15打开，以控制oc输出高电平；m3打开，以控制gout输出高电平；

在复位子阶段t63，stv1为低电平，clk为低电平，reset输入高电平，m2打开，pu的电位被复位为vgl；vdd1为高电平，vdd2为低电平，m9和m5打开，以将pd1的电位拉高，m11’和m12打开，以控制oc和gout输出低电平；

在输出截止保持子阶段t64，stv1为低电平，reset输入低电平，pu的电位维持为低电平，vdd1为高电平，vdd2为低电平，m9和m5打开，以将pd1的电位拉高，m11’和m12打开，以控制oc和gout输出低电平。

在第二显示周期包括的显示阶段内，v1为低电平，v2为高电平，mv1关断，mv2打开，m15的栅极与pu之间断开，m15’的栅极与pu之间连通。

在第一显示周期，mv1的阈值电压正向漂移，mv2的阈值电压负向漂移；在第二显示周期，mv1的阈值电压负向漂移，mv2的阈值电压正向漂移；从而能够防止mv1的阈值电压漂移，并能够防止mv2的阈值电压漂移。

本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，显示时间包括多个依次设置的显示时间段，所述显示时间段包括n个显示周期；所述移位寄存器单元的驱动方法包括：

在所述显示时间段包括的第n个显示周期，第n个输出控制子电路在第n控制电压端提供的第n控制电压的控制下，控制上拉节点与第n进位输出子电路的控制端之间连通；

n为大于1的整数，n为小于或等于n的正整数。

本发明实施例所述的移位寄存器单元的驱动方法在显示时间段包括的第n个显示周期内，仅有第n个输出控制子电路在第n控制电压的控制下，控制上拉节点与第n进位输出子电路的控制端之间连通，也即使得仅有第n进位输出子电路包括的晶体管能够正常工作，而其他的进位输出子电路包括的晶体管不工作，这样可以减小各进位输出子电路包括的晶体管的阈值电压漂移，延长了移位寄存器单元的使用寿命，提高了goa(gateonarray，设置于阵列基板上的栅极驱动电路)产品的稳定性。

具体的，本发明实施例所述的移位寄存器单元的驱动方法还可以包括：在所述显示时间段包括的除了第n个显示周期之外的其他显示周期，第n个输出控制子电路在第n控制电压端提供的第n控制电压的控制下，控制上拉节点与第n进位输出子电路的控制端之间断开。

本发明实施例所述的栅极驱动电路包括m级上述的移位寄存器单元，m为正整数。

具体的，所述移位寄存器单元可以包括上拉节点控制电路；所述上拉节点控制电路分别与输入端和复位端耦接；m为大于3的整数；

所述栅极驱动电路包括的最前三级移位寄存器单元的输入端都接入起始信号；

所述栅极驱动电路包括的第m级移位寄存器单元的输入端与所述栅极驱动电路包括的第m-3级移位寄存器单元的进位信号输出端耦接；

所述栅极驱动电路包括的第m级移位寄存器单元的复位端与所述栅极驱动电路包括的第m+3级移位寄存器单元的进位信号输出端耦接；

m为小于或等于m而大于3的整数。

在具体实施时，所述栅极驱动电路包括的最后三级移位寄存器单元的复位端都接入结束复位信号。

在具体实施时，本发明实施例所述的栅极驱动电路包括的第6a-5级移位寄存器单元与第一时钟信号端耦接，本发明实施例所述的栅极驱动电路包括的第6a-4级移位寄存器单元与第二时钟信号端耦接，本发明实施例所述的栅极驱动电路包括的第6a-3级移位寄存器单元与第三时钟信号端耦接，本发明实施例所述的栅极驱动电路包括的第6a-2级移位寄存器单元与第四时钟信号端耦接，本发明实施例所述的栅极驱动电路包括的第6a-1级移位寄存器单元与第五时钟信号端耦接，本发明实施例所述的栅极驱动电路包括的第6a级移位寄存器单元与第六时钟信号端耦接；a为正整数；并6a小于或等于所述栅极驱动电路包括的移位寄存器单元的级数；

所述第一时钟信号端用于提供第一时钟信号clk1，所述第二时钟信号端用于提供第二时钟信号clk2，所述第三时钟信号端用于提供第三时钟信号clk3，所述第四时钟信号端用于提供第四时钟信号clk4，所述第五时钟信号端用于提供第五时钟信号clk5，所述第六时钟信号端用于提供第六时钟信号clk6；

如图7所示，clk1的周期为t，clk2比clk1延迟t/6，clk3比clk2延迟t/6，clk4比clk3延迟t/6，clk5比clk4延迟t/6，clk6比clk5延迟t/6；

在图7中，stv0为帧起始控制端，stv1为起始信号，oc1为本发明实施例所述的栅极驱动电路包括的第一级移位寄存器单元的进位信号输出端，oc2为本发明实施例所述的栅极驱动电路包括的第二级移位寄存器单元的进位信号输出端，oc3为本发明实施例所述的栅极驱动电路包括的第三级移位寄存器单元的进位信号输出端，oc4为本发明实施例所述的栅极驱动电路包括的第四级移位寄存器单元的进位信号输出端；oc4与本发明实施例所述的栅极驱动电路包括的第一级移位寄存器单元的复位端耦接；

本发明实施例所述的栅极驱动电路包括的第一级移位寄存器单元的输入端、本发明实施例所述的栅极驱动电路包括的第二级移位寄存器单元的输入端和本发明实施例所述的栅极驱动电路包括的第三级移位寄存器单元的输入端都接入起始信号，所述栅极驱动电路包括的第m级移位寄存器单元的输入端与所述栅极驱动电路包括的第m-3级移位寄存器单元的进位信号输出端耦接；所述栅极驱动电路包括的第m级移位寄存器单元的复位端与所述栅极驱动电路包括的第m+3级移位寄存器单元的进位信号输出端耦接。

在本发明实施例中，本发明实施例所述的栅极驱动电路与六个时钟信号端耦接，但不以此为限；在实际操作时，本发明实施例所述的栅极驱动电路也可以与两个时钟信号端或四个时钟信号端耦接。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。