GOA电路、显示面板及电子装置的制作方法

goa电路、显示面板及电子装置
技术领域
1.本发明涉及显示驱动技术领域，具体涉及一种goa电路、显示面板及电子装置。


背景技术：

2.目前amoled显示面板水平扫描线的驱动是由外接集成电路来实现的，外接集成电路可以控制各级行扫描线的逐级开启，而采用goa(gate driver on array)方法，可以将行扫描驱动电路集成在显示面板基板上，能够减少外接ic的数量，从而降低了显示面板的生产成本，并且能够实现显示装置的窄边框化。目前而言，goa电路中所用的薄膜晶体管的类型均完全相同，例如均采用n型薄膜晶体管或者均采用p型的薄膜晶体管，n型薄膜晶体管均采用n型低温多晶硅(low temperature poly-silicon，ltps)薄膜晶体管或者n型金属氧化物薄膜晶体管。当goa电路中的薄膜晶体管均为n型ltps薄膜晶体管时漏电流较大而导致像素单元执行图像显示时刷新率无法降低且显示面板整体功耗较大，而当goa电路中的薄膜晶体管均为n型金属氧化物薄膜晶体管时则容易产生漂移而导致不同像素单元中针对相同的图像数据的显示亮度不完全相同，从而无法均匀性地显示图像数据。并且，目前的goa电路多采用一个下拉控制模块来控制电压节点的信号，通常电压节点的信号包括高电平信号和低电平信号，采用同一个下拉控制模块来控制电压节点为高电平信号和低电平信号的控制效果不理想。


技术实现要素：

3.有鉴于此，本发明提供一种能够显示效果较佳的goa电路。具体技术方案如下所述。
4.一种goa电路，所述goa电路包括多个级联的goa单元，所述goa单元包括第一下拉控制模块、第二下拉控制模块以及下拉维持模块，所述goa单元还包括用于提供信号的第一电压端、时钟信号端以及控制信号端，所述goa单元的一个扫描周期包括上拉阶段与下拉阶段；
5.所述第一下拉控制模块与所述时钟信号端连接，用于在下拉阶段将时钟信号端的信号输出至下拉节点；
6.所述第二下拉控制模块与所述第一电压端连接，用于在上拉阶段将第一电压端的信号输出至下拉节点；
7.所述下拉维持模块与所述第一下拉控制模块和所述第二下拉控制模块相连接，用于在下拉阶段根据接收到的所述下拉节点的信号控制第一电压端的信号输出至输出端，及在上拉阶段根据接收到的所述下拉节点的信号控制第一电压端的信号停止输出至输出端；
8.所述第一下拉控制模块和所述第二下拉控制模块中至少一个模块包括的至少一个薄膜晶体管的类型不同于所述下拉维持模块中的薄膜晶体管的类型。
9.本发明还提供一种显示面板所述显示面板包括如上面所述的goa电路。
10.本发明还提供一种电子装置，所述电子装置包括如上面所述的goa电路或者包括
如上面所述的显示面板。
11.本发明的有益效果：一方面，本发明通过第一下拉控制模块和第二下拉控制模块可分别控制下拉节点的信号在下拉阶段和上拉阶段为不同的电位信号，可以准确控制下拉节点的信号，进而可以提高goa电路的控制精确性；另一方面，本发明的第一下拉控制模块和第二下拉控制模块中至少一个模块包括的至少一个薄膜晶体管的类型不同于下拉维持模块中的薄膜晶体管的类型，可以使得goa电路更准确地输出波形。
附图说明
12.图1为本发明提供的一种goa电路的模块结构示意图。
13.图2为本发明提供的一种goa电路的结构示意图。
14.图3为本发明提供的信号波形图。
15.图4为本发明提供的一种goa电路在下拉维持阶段的示意图。
16.图5为本发明提供的一种goa电路在上拉阶段的示意图。
17.图6为本发明提供的一种goa电路在上拉维持阶段的示意图。
18.图7为本发明提供的一种goa电路在下拉阶段的示意图。
19.图8为本发明提供的一种显示面板。
20.图9为本发明提供的一种电子装置。
具体实施方式
21.以下所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
22.请参阅图1和图2，本发明实施例提供一种goa电路10，goa电路10包括多个级联的goa单元100，每一级goa单元100均包括第一下拉控制模块110、第二下拉控制模块120以及下拉维持模块130，goa单元100还包括用于提供信号的第一电压端vgl、时钟信号端clkn以及控制信号端gn-1，所述goa单元100的一个扫描周期包括上拉阶段h2与下拉阶段h4(如图3所示)。
23.第一下拉控制模块110与时钟信号端clkn连接，用于在下拉阶段h4将时钟信号端clkn的信号输出至下拉节点pd。
24.第二下拉控制模块120与第一电压端vgl连接，用于在上拉阶段h2将第一电压端vgl的信号输出至下拉节点pd。
25.下拉维持模块130与第一下拉控制模块110和第二下拉控制模块120相连接，用于在下拉阶段pd根据接收到的下拉节点pd的信号控制第一电压端vgl的信号输出至输出端gn，及在上拉阶段h2根据接收到的下拉节点pd的信号控制第一电压端vgl的信号停止输出至输出端gn。
26.第一下拉控制模块110和第二下拉控制模块120中至少一个模块包括的至少一个薄膜晶体管的类型不同于下拉维持模块130中的薄膜晶体管的类型。
27.本发明通过第一下拉控制模块110和第二下拉控制模块120可分别控制下拉节点pd的信号，并依据下拉节点pd的信号分别在下拉阶段h4控制第一电压端vgl的信号输出至
输出端gn，及在上拉阶段h2控制第一电压端vgl的信号停止输出至输出端gn。通过第一下拉控制模块110和第二下拉控制模块120可分别控制下拉节点pd的信号在下拉阶段h4和上拉阶段h2为不同的电位信号，可以准确控制下拉节点pd在不同阶段的信号，进而可以提高goa电路的控制精确性。
28.本发明中，第一下拉控制模块110和第二下拉控制模块120中至少一个模块包括的至少一个薄膜晶体管的类型不同于下拉维持模块130中的薄膜晶体管的类型。目前的goa电路通常采用n型或者p型的ltps薄膜晶体管，但n型的ltps薄膜晶体管的漏电流较大，goa电路中的输出端的输出波形会随着漏电流增大越来越失真，甚至提前开启或者关闭，造成显示异常。因此，在本实施例中，优选的，第一下拉控制模块110和第二下拉控制模块120中至少一个模块包括的至少一个薄膜晶体管的类型为n型金属氧化物薄膜晶体管，下拉维持模块130中的薄膜晶体管的类型为n型ltps薄膜晶体管。
29.其中，n型金属氧化物薄膜晶体管比n型ltps薄膜晶体管具有较低的漏电流，所述漏电流是指以栅极与源极的电压差定义vgs，以vth为参考点，开启反方向的电压推移vgs 5-10v范围内的偏压设定，对应vds(漏极源极电压差)的条件下，漏极电流大小。由于n型金属氧化物薄膜晶体管具有较低的漏电流，与下拉节点pd连接的第一下拉控制模块110和第二下拉控制模块120不会影响下拉节点pd的电压，可使得下拉节点pd的电压信号更稳定，进而不会影响goa电路的输出端gn的输出波形。
30.在其他实施例中，当第一下拉控制模块110和第二下拉控制模块120中至少一个模块包括的至少一个薄膜晶体管的类型为n型金属氧化物薄膜晶体管时，下拉维持模块130中的薄膜晶体管的类型为还可以为p型薄膜晶体管。p型薄膜晶体管能够准确地接收第一电压端vgl的固定值的电压信号且驱动电流大，进而使得输出波形更精确。总之，采用第一下拉控制模块110和第二下拉控制模块120中至少一个模块包括的至少一个薄膜晶体管的类型不同于下拉维持模块130中的薄膜晶体管的类型的设置可以使得goa电路更准确地输出波形。
31.另外，采用漏电流较低的n型金属氧化物薄膜晶体管用于低频驱动时，由于漏电流非常小，不会影响与该薄膜晶体管连接相连的节点电压的稳定性。其中，采用低频驱动时或者说驱动频率越低时，与薄膜晶体管连接的节点电压停留时间越长，当该薄膜晶体管的漏电流较大时，该节点电压会从该薄膜晶体管漏掉一部分电流，节点电压停留时间越长，漏掉的电流越多，造成节点电压不稳定，进一步导致受节点电压控制的其他电压输出不稳定，进而降低显示面板的显示质量。因此采用漏电流较低的n型金属氧化物薄膜晶体管在低频驱动时能改善漏电流影响，进而可应用于低频驱动的显示面板中，还可以用于包括低频驱动和高频驱动的显示面板中，或者是变频区间较大且包括低频驱动的显示面板中，例如变频区间为1hz-120hz的显示面板，也称刷新率为1hz-120hz的显示面板。
32.因此，本申请中，优选的，所述goa电路的刷新率为1hz-120hz。所述刷新率是指控制信号的最小重复周期。在本发明中，可以是控制信号端的控制信号的最小重复周期，或者是时钟信号端的时钟信号的最小重复周期。优选的，所述goa电路的刷新率为1hz-30hz，或者所述goa电路的刷新率为30hz-60hz，或者所述goa电路的刷新率为30hz-90hz，或者所述goa电路的刷新率为90hz-120hz，或者所述goa电路的刷新率为1hz-60hz，或者所述goa电路的刷新率为60hz-120hz。
33.本实施例中，所述goa电路的输出端gn连续输出信号时，若改变所述控制信号端gn-1的频率，所述goa电路的刷新率动态变化。即所述goa电路可以在1hz-120hz的频率范围内动态调整，不会因为刷新率的动态变动而影响goa电路的输出波形。
34.在进一步的实施例中，所述n型金属氧化物晶体管的沟道层中至少包括铟镓锌氧化物、镓锌氧化物、铟锌氧化物、铟镓锡氧化物、铟锡氧化物的一种或多种金属氧化物组合。
35.在进一步的实施例中，第一下拉控制模块和所述第二下拉控制模块中至少一个模块包括的至少一个薄膜晶体管的漏电流小于10-12
a。优选采用能够使得薄膜晶体管的漏电流小于10-12
a的金属氧化物材料作为n型金属氧化物薄膜晶体管的沟道层材料，进一步改善漏电流对goa电路的影响。例如上面所述n型金属氧化物晶体管的沟道层中至少包括铟镓锌氧化物、镓锌氧化物、铟锌氧化物、铟镓锡氧化物、铟锡氧化物的一种或多种金属氧化物组合。
36.请再次参阅图2，在进一步的实施例中，第一下拉控制模块110包括第四薄膜晶体管m4、第三薄膜晶体管m3以及第一电容c1，第四薄膜晶体管m4的栅极连接控制信号端gn-1，第四薄膜晶体管m4的第一极连接第一电压端vgl，第四薄膜晶体管m4的第二极连接第一电容c1的第一端和第三薄膜晶体管m3的栅极；第一电容c1的第二端连接第三薄膜晶体管m3的第二极和时钟信号端clkn；第三薄膜晶体管m3的第一极连接下拉节点pd。
37.请参阅图3和图7，在下拉阶段h4，控制信号端gn-1输入第一控制信号，时钟信号端clkn输入第二时钟信号，第一控制信号控制第四薄膜晶体管m4截止，第一电容c1将时钟信号端clkn的第二时钟信号传输至第三薄膜晶体管m3的栅极控制第三薄膜晶体管m3导通，并将时钟信号端clkn的第二时钟信号通过第三薄膜晶体管m3传输至下拉节点pd。
38.在进一步的实施例中，第四薄膜晶体管m4和第三薄膜晶体管m3中的至少一个为n型金属氧化物薄膜晶体管。n型金属氧化物薄膜晶体管的漏电流较低，第三薄膜晶体管m3与下拉节点pd相连接，第三薄膜晶体管m3的漏电流较低，对下拉节点pd的影响越小。而第四薄膜晶体管m4电连接第三薄膜晶体管m3的栅极，如果第四薄膜晶体管m4的漏电流很大，则会影响第三薄膜晶体管m3开启或者关闭的稳定性，导致自第三薄膜晶体管m3输入至下拉节点pd的电压不稳定，因此，在本实例中优选第三薄膜晶体管m3为n型金属氧化物薄膜晶体管，更优的是，第三薄膜晶体管m3和第四薄膜晶体管m4同时为n型金属氧化物薄膜晶体管。
39.在进一步的实施例中，第二下拉控制模块120包括第五薄膜晶体管m5，第五薄膜晶体管m5的栅极连接控制信号端clkn，第五薄膜晶体管m5的第一极连接第一电压端vgl，第五薄膜晶体管m5的第二极连接下拉节点pd。具体的，第五薄膜晶体管m5的栅极通过连接上拉控制模块140连接控制信号端clkn。
40.请参阅图5，在上拉阶段h2，控制信号端clkn输入第二控制信号，第五薄膜晶体管m5根据控制信号端clkn的第二控制信号导通，并将第一电压端vgl的信号传输至下拉节点pd。
41.在进一步的实施例中，第五薄膜晶体管m5为n型金属氧化物薄膜晶体管。n型金属氧化物薄膜晶体管的漏电流较低，第五薄膜晶体管m5的第二极与下拉节点pd相连接，第五薄膜晶体管m5的漏电流越低，对下拉节点pd的影响越小。优选采用漏电流小于10-12
a的n型金属氧化物薄膜晶体管，进一步改善漏电流对goa电路的影响。更优选的，n型金属氧化物薄膜晶体管的沟道层包括中至少包括铟镓锌氧化物、镓锌氧化物、铟锌氧化物、铟镓锡氧化
物、铟锡氧化物的一种或多种金属氧化物组合。
42.请再次参阅图2，在进一步的实施例中，下拉维持模块130包括第八薄膜晶体管m8、第九薄膜晶体管m9以及第二电容c2，下拉节点pd连接第八薄膜晶体管m8的栅极、第九薄膜晶体管m9的栅极以及第二电容c2的第二端，第八薄膜晶体管m8的第一极连接第一电压端vgl，第八薄膜晶体管m8的第二极连接第九薄膜晶体管m9的第一极；第九薄膜晶体管m9的第二极连接输出端gn；第二电容c2的第一端连接第一电压端vgl。
43.请参阅图7，在下拉阶段h4，下拉节点pd的信号控制第八薄膜晶体管m8和第九薄膜晶体管m9导通，第一电压端vgl的信号通过第八薄膜晶体管m8和第九薄膜晶体管m9传输至输出端gn。
44.请参阅图5，在上拉阶段h2，下拉节点pd的信号控制第八薄膜晶体管m8和第九薄膜晶体管m9截止，第一电压端vgl的信号停止传输至输出端gn。
45.在进一步的实施例中，第八薄膜晶体管m8和第九薄膜晶体管m9为p型薄膜晶体管或者n型薄膜晶体管。优选的，所述n型薄膜晶体管为n型金属氧化物晶体管，所述p型薄膜晶体管为p型低温多晶氧化物晶体管。
46.当第八薄膜晶体管m8和第九薄膜晶体管m9为n型薄膜晶体管，第八薄膜晶体管m8和第九薄膜晶体管m9在下拉节点pd的信号为高电平信号时处于导通状态，以将第一电压端vgh的信号传输至输出端gn。
47.当第八薄膜晶体管m8和第九薄膜晶体管m9为p型薄膜晶体管，第八薄膜晶体管m8和第九薄膜晶体管m9在下拉节点pd的信号为低电平信号时处于导通状态，以将第一电压端vgh的信号传输至输出端gn。
48.本申请中，下拉维持模块130在下拉节点pd的控制下将第一电压端vgl的信号传输至输出端gn，因此第八薄膜晶体管m8和第九薄膜晶体管m9采用充电能力较强或者阻值较小的薄膜晶体管较佳，优选采用n型lips薄膜晶体管，lips薄膜晶体管的充电能力较强，可快速将第一电压端vgl的信号传输至输出端gn。
49.请再次参阅图2，在进一步的实施例中，goa单元10还包括上拉控制模块140以及上拉维持模块150，goa单元10还包括第二电压端vgh。上拉控制模块140与控制信号端gn-1连接，用于在上拉阶段h2和下拉阶段h4将控制信号端gn-1的信号输出至上拉节点pu。上拉维持模块150与上拉控制模块140相连接，用于在上拉阶段h2根据接收到的上拉节点pu的信号将第二电压端vgh的信号输出至输出端gn，及在下拉阶段h4根据接收到的上拉节点pu的信号将第二电压端vgh的信号停止输出至输出端gn。
50.在进一步的实施例中，上拉控制模块140包括第一薄膜晶体管m1和第二薄膜晶体管m2，第一薄膜晶体管m1的栅极连接时钟信号端clkn，第一薄膜晶体管m1的第一极连接控制信号端gn-1，第一薄膜晶体管m1的第二极连接第二薄膜晶体管m2的第一极；第二薄膜晶体管m2的栅极连接第二电压端vgh，第二薄膜晶体管m2的第二极连接上拉节点pu。在本实施例中，第二薄膜晶体管m2的第一极还与第二下拉控制模块120中的第五薄膜晶体管m5的栅极连接。第五薄膜晶体管m5通过第二薄膜晶体管m2连接控制信号端gn-1。
51.请参阅图5，在上拉阶段h2，控制信号端gn-1输入第二控制信号，时钟信号端clkn输入第二时钟信号，第二时钟信号控制第一薄膜晶体管m1导通，第二电压端vgh的信号控制第二薄膜晶体管m2导通，第二控制信号通过第一薄膜晶体管m1和第二薄膜晶体管m2传输至
上拉节点pu。
52.请参阅图7，在下拉阶段h4，控制信号端gn-1输入第一控制信号，时钟信号端clkn输入第二时钟信号，第二时钟信号控制第一薄膜晶体管m1导通，第二电压端vgh的信号控制第二薄膜晶体管m2导通，第一控制信号通过第一薄膜晶体管m1和第二薄膜晶体管m2传输至上拉节点pu。
53.在进一步的实施例中，第一薄膜晶体管m1为n型金属氧化物薄膜晶体管。如图2所示，上拉节点pu通过第一薄膜晶体管m1连接控制信号端gn-1,当控制信号端gn-1的信号为低电平信号，上拉节点pu为高电平信号时，如果第一薄膜晶体管m1的漏电流较大，上拉节点pu的高电平信号会从第一薄膜晶体管m1漏掉，从而不能有效维持上拉节点pu的电平稳定，因此优选采用n型金属氧化物薄膜晶体管为第一薄膜晶体管m1。优选采用漏电流小于10-12
a的n型金属氧化物薄膜晶体管，进一步改善漏电流对goa电路的影响。更优选的，n型金属氧化物薄膜晶体管的沟道层包括中至少包括铟镓锌氧化物、镓锌氧化物、铟锌氧化物、铟镓锡氧化物、铟锡氧化物的一种或多种金属氧化物组合。
54.在进一步的实施例中，上拉控制模块140还包括第六薄膜晶体管m6的栅极连接输出端gn，第六薄膜晶体管m6的第一极连接第二电压端vgh，第六薄膜晶体管m6的第二极连接下拉维持模块130。具体的，第六薄膜晶体管m6的第二极连接下拉维持模块130中第八薄膜晶体管m8的第二极。
55.在进一步的实施例中，上拉维持模块150包括第七薄膜晶体管m7和第三电容c3，第七薄膜晶体管m7的栅极连接上拉节点pu以及第三电容c3的第一端，第七薄膜晶体管m7的第一极连接输出端gn，第七薄膜晶体管m7的第二极连接第二电压端vgh；第三电容c3的第二端连接输出端gn。
56.在上拉阶段h2，上拉节点pu的信号控制第七薄膜晶体管m7导通，第二电压端vgh的信号通过第七薄膜晶体管m7传输至输出端gn。
57.在下拉阶段h4，上拉节点pu的信号控制第七薄膜晶体管m7截止，第二电压端vgh的信号停止传输至输出端gn。
58.其中，第七薄膜晶体管m7可以为p型薄膜晶体管或者n型薄膜晶体管。优选的，所述n型薄膜晶体管为n型金属氧化物晶体管，所述p型薄膜晶体管为p型低温多晶氧化物晶体管。
59.当第七薄膜晶体管m7为n型薄膜晶体管，第七薄膜晶体管m7在上拉节点pu的信号为高电平信号时处于导通状态，以将第二电压端vgh的信号传输至输出端gn。
60.当第七薄膜晶体管m7为p型薄膜晶体管，第七薄膜晶体管m7在上拉节点pu的信号为低电平信号时处于导通状态，以将第二电压端vgh的信号传输至输出端gn。
61.本申请中，上拉维持模块150在上拉节点pu的控制下将第二电压端vgh的信号传输至输出端gn，因此第七薄膜晶体管m7采用充电能力较强或者阻值较小的薄膜晶体管较佳，无需采用n型金属氧化物薄膜晶体管，优选采用n型lips薄膜晶体管，lips薄膜晶体管的充电能力较强，可快速将第二电压端vgh的信号传输至输出端gn。
62.值得注意的是，本申请goa电路的镜像电路也在本申请保护范围内,例如图2中所有电子元件的极性都改变，本领域技术人员可以根据本案实施例得到相应的镜像电路。
63.请参阅图3所示的信号波形图，配合图4至图7的goa电路图进行分析。以下描述goa
单元的具体工作时序，在本实施例中，所述goa单元在一个时间周期内包括时间段依次相邻的下拉维持阶段h1、上拉阶段h2、上拉维持阶段h3以及下拉阶段h4，其中，后一个时间周期的下拉维持阶段h1与前一个时间周期的下拉阶段h4相邻。需要说明的是，相较于图3所述的信号波形图，在其他时间段，信号波形图的时间周期可以向前或者向后推移一个或者多个相位。
64.请参阅图3和图4，在下拉维持阶段h1:控制信号端gn-1输入第二控制信号为高电平信号，时钟信号端clkn输入第一时钟信号为低电平信号，第一电压端vgl为低电平信号，第二电压端vgh为高电平信号。
65.此时，第一薄膜晶体管m1截止，第四薄膜晶体管m4导通，第一电压端vgl的低电平信号自第四薄膜晶体管m4输入至第三薄膜晶体管m3的栅极，第三薄膜晶体管m3截止。
66.上拉节点pu维持上一个时间周期的下拉阶段h4(具体参阅下述下拉阶段h4)的低电平信号，此时第五薄膜晶体管m5保持截止。
67.下拉节点pd和第二电容c2在上一个时间周期的下拉阶段h4(具体参阅下述下拉阶段h4)被充电，下拉节点pd为高电平信号，第二电容c2被充满电，因此，在本信号扫描周期的下拉维持阶段h1,下拉节点pd通过第二电容c2继续维持高电平信号，第八薄膜晶体管m8和第九薄膜晶体管m9在下拉节点pd为高电平信号的情况下导通，第一电压端vgl的低电平信号通过第八薄膜晶体管m8和第九薄膜晶体管m9传输至输出端gn，即在下拉维持阶段h1，输出端gn输出低电平信号。
68.在下拉维持阶段h1中，下拉节点pd为高电平信号，下拉节点pd与第三薄膜晶体管m3和第五薄膜晶体管m5连接，第三薄膜晶体管m3和第五薄膜晶体管m5采用具有低漏电流的n型铟镓锌氧化物薄膜晶体管，可以有效防止下拉节点pd被第三薄膜晶体管m3和第五薄膜晶体管m5所影响，使得下拉节点pd维持稳定的高电平信号。
69.请参阅图3和图5，在上拉阶段h2:控制信号端gn-1输入第二控制信号为高电平信号，时钟信号端clkn输入第二时钟信号为高电平信号，第一电压端vgl为低电平信号，第二电压端vgh为高电平信号。
70.此时，第四薄膜晶体管m4导通，第一电压端vgl的低电平信号自第四薄膜晶体管m4输入至第三薄膜晶体管m3的栅极，第三薄膜晶体管m3维持截止。
71.第一薄膜晶体管m1导通，控制信号端gn-1的高电平信号自第一薄膜晶体管m1输入至第五薄膜晶体管m5的栅极，第五薄膜晶体管m5导通，第一电压端vgl的低电平信号自第五薄膜晶体管m5输入至第八薄膜晶体管m8和第九薄膜晶体管m9的栅极，下拉节点pd从高电平信号跳变到低电平信号，第八薄膜晶体管m8和第九薄膜晶体管m9截止。
72.第二薄膜晶体管m2的栅极连接第二电压管vgh，第二薄膜晶体管m2导通，控制信号端gn-1的高电平信号自第一薄膜晶体管m1、第二薄膜晶体管m2传输至第七薄膜晶体管m7的栅极，上拉节点pu从低电平信号跳变到高电平信号，第七薄膜晶体管m7导通，并对第三电容c3充电，第二电压端vgh的高电平信号自第七薄膜晶体管m7传输至输出端gn，即在上拉阶段h2，输出端gn输出高电平信号。
73.第七薄膜晶体管m7的第一极连接第六薄膜晶体管m6的栅极，因此，第二电压端vgh的高电平信号还自第七薄膜晶体管m7传输至第六薄膜晶体管m6的栅极，第六薄膜晶体管m6导通，此时，第二电压端vgh的高电平信号自第六薄膜晶体管m6传输至第九薄膜晶体管m9的
第一极，进一步将第九薄膜晶体管m9维持为截止状态，避免自第七薄膜晶体管m7传输至输出端gn的高电平信号从第九薄膜晶体管m9流出，影响输出端gn输出的高电平信号的稳定性。也就是说，第六薄膜晶体管m6用于维持输出端gn稳定输出高电平信号，避免被第九薄膜晶体管m9拉掉部分电压而导致输出端gn输出的高电平信号失真。
74.请参阅图3和图6，上拉维持阶段h3:控制信号端gn-1输入第一控制信号为低电平信号，时钟信号端clkn输入第一时钟信号为低电平信号，第一电压端vgl为低电平信号，第二电压端vgh为高电平信号。
75.此时，第一薄膜晶体管m1、第三薄膜晶体管m3和第四薄膜晶体管m4截止。第二薄膜晶体管m2仍然导通，由于在上拉阶段h2，第三电容c3已充满了电，上拉节点pu在第三电容c3的作用下继续维持到高电平信号，即第七薄膜晶体管m7的栅极为高电平信号，第七薄膜晶体管m7导通，第二电压端vgh的高电平信号继续自第七薄膜晶体管m7传输至输出端gn，第六薄膜晶体管m6继续维持输出端gn输出高电平信号的稳定，即在上拉维持阶段h3，输出端gn输出高电平信号。
76.上拉节点pu的高电平信号自第二薄膜晶体管m2传输至第五薄膜晶体管m5的栅极，第五薄膜晶体管m5导通，下拉节点pd继续维持低电平信号，第八薄膜晶体管m8和第九薄膜晶体管m9继续维持截止状态。
77.在该阶段，第二薄膜晶体管m2与第一薄膜晶体管m1连接，如果第一薄膜晶体管m1的漏电流较大，则会拉掉部分上拉节点pu的电压，导致上拉节点pu的高电平信号不稳定，进而导致输出端gn输出的信号不稳定，因此，在本实施例中，优选采用漏电流较低的n型铟镓锌氧化物薄膜晶体管作为第一薄膜晶体管m1，可以改善漏电流影响，使得输出端gn的信号稳定输出。
78.请参阅图3和图7，下拉阶段h4:控制信号端gn-1输入第一控制信号为低电平信号，时钟信号端clkn输入第二时钟信号为高电平信号，第一电压端vgl为低电平信号，第二电压端vgh为高电平信号。
79.此时，第四薄膜晶体管m4截止，第一薄膜晶体管m1导通，控制信号端gn-1的低电平信号通过第一薄膜晶体管m1传输至第五薄膜晶体管m5和第七薄膜晶体管m7，第五薄膜晶体管m5和第七薄膜晶体管m7截止。
80.时钟信号端clkn的高电平信号传输至第一电容c1的第二端和第三薄膜晶体管m3的第二极，第一电容c1从低电平信号跳变到高电平信号，第一电容c1导通，高电平信号传输至与第一电容c1的第一端连接的第三薄膜晶体管m3的栅极，第三薄膜晶体管m3导通。
81.时钟信号端clkn的高电平信号通过导通的第三薄膜晶体管m3传输至下拉节点pd，给下拉节点pd和第二电容c2充电，第八薄膜晶体管m8和第九薄膜晶体管m9导通，第一电压端vgl的低电平信号自第八薄膜晶体管m8和第九薄膜晶体管m9传输至输出端gn，即在下拉阶段h4，输出端gn输出低电平信号。
82.在该阶段，与下拉节点pd连接的第五薄膜晶体管m5的漏电流较大时，会拉低下拉节点pd的电压，影响下拉节点pd的电压的稳定性，进而会导致输出端gn输出的信号失真，因此在本实施例中优选采用漏电流较低的n型铟镓锌氧化物薄膜晶体管作为第五薄膜晶体管m5，可以改善漏电流影响。与第一电容c1的第一端连接的第四薄膜晶体管m4的漏电流较大时，会导致第一电容c1的电流从第四薄膜晶体管m4流出，进而使得第三薄膜晶体管m3的栅
极不能有效接收的高电平信号，使得第三薄膜晶体管m3提前截止，而使下拉节点pd的电压提前跳变到低电平信号，进而使第八薄膜晶体管m8和第九薄膜晶体管m9提前截止，最终使得输出端gn的信号提前关闭。因此在本实施例中优选采用漏电流较低的n型铟镓锌氧化物薄膜晶体管作为第四薄膜晶体管m4，可以改善漏电流影响，使得输出端gn的信号稳定输出。
83.其中，goa电路在下拉阶段h4维持的时间比较长，将第三薄膜晶体管m3以及第五薄膜晶体管m5同时采用漏电流较低的n型铟镓锌氧化物薄膜晶体管可有效改善漏电流对输出端gn输出的信号的影响。
84.在其他实施例中，可将第一薄膜晶体管m1、第三薄膜晶体管m3、第四薄膜晶体管m4以及第五薄膜晶体管m5中的至少一个采用n型铟镓锌氧化物薄膜晶体管，同样可以改善漏电流的影响。
85.请参阅图8，本发明还提供一种显示面板20，显示面板20包括如上面所述的goa电路10。在进一步的实施例中，显示面板20的刷新率为1hz-120hz。其中所述刷新率是指控制信号的最小重复周期。在本发明中，可以是控制信号端的控制信号的最小重复周期，或者是时钟信号端的时钟信号的最小重复周期。对于刷新率为1hz到120hz的动态变动的显示面板，本发明的goa电路工作稳定，不会因为刷新率的动态变动而影响goa电路的输出波形。优选的，所述显示面板20的刷新率为1hz-30hz，或者所述显示面板20的刷新率为30hz-60hz，或者所述显示面板20的刷新率为30hz-90hz，或者所述显示面板20的刷新率为90hz-120hz，或者所述显示面板20的刷新率为1hz-60hz，或者所述显示面板20路的刷新率为60hz-120hz。
86.请参阅图9，本发明还提供一种电子装置30，电子装置30包括如上面所述的goa电路10或者包括上面所述的显示面板20。电子装置30可以为但不仅限于为电子书、智能手机(如android手机、ios手机、windows phone手机等)、平板电脑、柔性掌上电脑、柔性笔记本电脑、移动互联网设备(mid，mobile internet devices)或穿戴式设备等，或者可以为有机电致发光二极管(organic light-emitting diodes，oled)电子装置、有源矩阵有机发光二极管(active matrix organic light emitting diode，amoled)电子装置。
87.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。