显示装置及电子设备的制作方法

本申请涉及显示技术领域，具体涉及一种显示装置及电子设备。

背景技术：

静电放电(electro-staticdischarge，esd)是指具有不同静电电位的物体互相靠近或直接接触引起的电荷转移，静电放电会产生上千伏的瞬时电压，造成静电击伤，使得显示装置无法正常工作。为了避免静电击伤，在显示装置的生产过程中需要进行esd测试。比如，直接将静电从基板和驱动芯片之间设置的测试点输入，对cof(芯片承载薄膜)上的驱动芯片进行esd测试。但是，由于无法在线路上增加tvs管或者压敏电阻等进行静电防护，而且驱动芯片的抗静电能力较弱，测试时易损伤驱动芯片，造成esd测试失败。

技术实现要素：

本申请实施例提供一种显示装置及电子设备，以解决在进行静电测试时，驱动芯片易损伤的技术问题。

本申请提供一种显示装置，包括：

基板；

时序控制器，所述时序控制器具有第一信号输出端和第二信号输出端，所述第一信号输出端用于输出第一控制信号，所述第二信号输出端用于输出第二控制信号；

芯片承载薄膜，所述芯片承载薄膜上设置有驱动芯片和控制单元，所述驱动芯片用于输出显示信号至所述基板；所述控制单元具有输入端、输出端、第一控制端以及第二控制端，所述输入端与所述驱动芯片连接，所述输出端与所述基板连接，所述第一控制端与所述第一信号输出端连接，所述第二控制端与所述第二信号输出端连接；

其中，所述输出端与所述基板之间还设置有静电测试点，所述控制单元用于在所述第一控制信号以及所述第二控制信号的控制下将所述显示信号输出至所述基板，以及通过所述静电测试点进行静电测试。

在本申请提供的显示装置中，所述控制单元包括第一晶体管和第二晶体管；其中，

所述第一晶体管的源极与所述输出端连接，所述第一晶体管的栅极与所述第一控制端连接，所述第一晶体管的漏极接地；

所述第二晶体管的源极与所述第一晶体管的源极连接，所述第二晶体管的栅极与所述第二控制端连接，所述第二晶体管的漏极与所述输入端连接。

在本申请提供的显示装置中，所述第一晶体管和所述第二晶体管为同种类型的薄膜晶体管。

在本申请提供的显示装置中，当所述第一晶体管导通，所述第二晶体管关闭时，可通过所述静电测试点进行静电测试；

当所述第一晶体管关闭，所述第二晶体管导通时，所述控制单元将所述显示信号输出至所述基板。

在本申请提供的显示装置中，所述驱动芯片具有多个信号输出端；其中，至少在一个所述信号输出端与所述基板之间设置有所述控制单元。

在本申请提供的显示装置中，根据权利要求1所述的显示装置，其特征在于，所述显示装置还包括电路板，所述芯片承载薄膜的一端与所述基板连接，所述芯片承载薄膜的另一端与所述电路板绑定连接；

所述时序控制器设置在所述电路板上。

在本申请提供的显示装置中，所述驱动芯片为源极驱动芯片，所述源极驱动芯片用于输出数据信号至所述基板。

在本申请提供的显示装置中，所述驱动芯片为栅极驱动芯片，所述栅极驱动芯片用于输出扫描信号至所述基板。

在本申请提供的显示装置中，当所述控制单元在所述第一控制信号以及所述第二控制信号的控制下将所述显示信号输出至所述基板时，通过所述静电测试点进行面板绑定阻抗测试。

相应的，本申请实施例还提供一种电子设备，包括以上所述的显示装置。

本申请提供一种显示装置和电子设备，该显示装置通过在驱动芯片和静电测试点之间设置控制单元，在进行静电测试时，该控制单元在第一控制信号以及第二控制信号的控制下，与驱动芯片之间断开，形成驱动芯片的保护电路，能够有效避免静电对驱动芯片的损坏。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的显示装置的第一结构示意图；

图2是本申请实施例提供的显示装置的第二结构示意图；

图3是本申请实施例提供的第一控制信号和第二控制信号的时序图；

图4是本申请实施例提供的显示装置的第三结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”和“第二”等的特征可以明示或者隐含地包括一个或者更多个所述特征，因此不能理解为对本申请的限制。

请参阅图1，本申请实施例提供一种显示装置。该显示装置包括基板10；时序控制器40，时序控制器40具有第一信号输出端f和第二信号输出端g，第一信号输出端f用于输出第一控制信号，第二信号输出端g用于输出第二控制信号；芯片承载薄膜50，芯片承载薄膜50上设置有驱动芯片20和控制单元30，该驱动芯片20用于输出信号至基板10，该控制单元30具有输入端a、输出端b、第一控制端c以及第二控制端d，输入端a与驱动芯片20连接。输出端b与基板10连接。第一控制端c与第一信号输出端f连接，第二控制端d第二信号输出端g连接。

其中，输出端b与基板10之间还设置有静电测试点11。控制单元40用于在第一控制信号以及第二控制信号的控制下将显示信号输出至基板10，以及通过静电测试点11进行静电测试。

需要说明的是，驱动芯片20具有多个信号输出端e。其中，至少在一个信号输出端e与基板10之间设置有控制单元30。本申请实施例分别在位于驱动芯片20两侧的两个信号输出端e和基板10之间设置控制单元30。由于驱动芯片20上具有多个信号输出端e，相邻信号输出端e之间的间隙较小，在驱动芯片20两侧的信号输出端e和基板10之间设置控制单元30，能够保证足够的空间设置控制单元30，并且能够有效避免控制单元30和相邻信号输出端e之间发生干扰。需要说明的是，在一些实施例中，也可以在位于驱动芯片20两侧的各两个信号输出端e和基板10之间设置控制单元30，提高静电测试的准确性。

驱动芯片20包括源极驱动芯片，和/或，栅极驱动芯片。源极驱动芯片用于输出数据信号至基板10。栅极驱动芯片用于输出扫描信号至基板10。基板10内设有多条相互平行间隔设置的竖直的数据线、以及多条相互平行间隔设置的水平的扫描线(图中未标识)。当驱动芯片20是源极驱动芯片时，输出端b和基板10上的数据线电性连接。当驱动芯片20是栅极驱动芯片时，输出端b和基板10上的栅极线电性连接。可根据实际应用设置相应的驱动芯片20，本申请对此不作限定。

时序控制器40通过第一信号输出端f输出第一控制信号，以及通过第二信号输出端g输出第二控制信号至控制单元30。第一控制信号和第二控制信号可以是高电平信号或者低电平信号，可根据实际设置的控制单元30的内部电路结构进行选择，本申请对此不作限定。

显示装置正常显示时，时序控制器40向控制单元30输出第一控制信号以及第二控制信号，实现控制单元30和驱动芯片20之间的连接，驱动芯片20正常输出数据信号或者扫描信号至基板10。

在进行静电测试时，当灌入静电超出驱动芯片20的可承受范围时，时序控制器40向控制单元30输出第一控制信号以及第二控制信号，断开控制单元30和驱动芯片20之间的连接。此时，从静电测试点11灌入静电，进行静电测试。需要说明的是，当灌入静电在驱动芯片20的可承受范围内时，时序控制器40也可以向控制单元30输出第一控制信号以及第二控制信号，保持控制单元30和驱动芯片20之间的连接。此时，在进行静电测试时，显示装置仍处于正常显示模式。

本申请实施例提供一种显示装置，通过在驱动芯片20和静电测试点11之间设置控制单元30，在进行静电测试时，时序控制器40向控制单元30输出第一控制信号以及第二控制信号。控制单元30在第一控制信号以及第二控制信号的控制下，可实现其与驱动芯片20之间的连通或者断开，从而形成驱动芯片20的保护电路，能够有效避免静电测试时对驱动芯片20的损坏。

请参阅图2，在本申请实施例中，控制单元30可以包括第一晶体管t1和第二晶体管t2。其中，第一晶体管t1的源极与输出端b连接。第一晶体管t1的栅极与第一控制端c连接。第一晶体管t1的漏极接地。第二晶体管t2的源极与第一晶体管t1的源极连接。第二晶体管t2的栅极与第二控制端d连接。第二晶体管t2的漏极与输入端a连接。需要说明的是，第一晶体管t1的漏极可以通过连接接地线或接地电阻实现接地，本申请对此不做具体限定。

具体的，本申请所有实施例中采用的第一晶体管t1可以是薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的第一晶体管t1的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分第一晶体管t1除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按图2中的形态规定第一晶体管t1的中间端为栅极、信号输入端为漏极、输出端为源极。此外本申请实施例所采用的第一晶体管t1可以是n型晶体管或p型晶体管，其中，n型晶体管为在栅极为高电平时导通，在栅极为低电平时截止；p型晶体管为在栅极为低电平时导通，在栅极为高电平时截止。需要说明的是，图2中第二晶体管t2的形态以及工作原理均与第一晶体管t1一致，在此不再赘述。

在本申请实施例中，第一晶体管t1和第二晶体管t2是同种类型的晶体管。而在驱动芯片20的信号输出端e和基板10之间形成同种类型的第一晶体管t1和第二晶体管t2，简化了工艺制程，能够有效节约产能。但本申请实施例不能理解为对本申请的限定。

本申请实施例以第一晶体管t1和第二晶体管t2均是n型晶体管为例进行说明。

请参阅图3，当时序控制器40输出的第一控制信号ck1为高电平，第二控制信号ck2为低电平时，显示装置进入测试阶段t1，第一晶体管t1导通，第二晶体管t2关闭，控制单元30和驱动芯片20之间断开，形成驱动芯片20的保护电路。

当时序控制器40输出的第一控制信号ck1为低电平，第二控制信号ck2为高电平时，显示装置进入显示信号传输阶段t2，第一晶体管t1关闭，第二晶体管t2导通。此时，控制单元30与驱动芯片20以及基板10之间形成通路，驱动芯片20将数据信号或者扫描信号通过控制单元30输出至基板10，进行画面显示。

当灌入静电在驱动芯片20的可承受范围内时，时序控制器40也可以输出低电平的第一控制信号和高电平的第二控制信号，保持控制单元30和驱动芯片20之间的连接，在显示装置处于正常显示模式时，进行静电测试。

需要说明的是，控制单元30也可以由其他与薄膜晶体管或者场效应管特性相同的器件构成。

进一步的，芯片承载薄膜50的一端与基板10绑定连接。可以理解的是，在实际生产过程中，如果绑定不良，基板10与驱动芯片20之间就有可能阻抗过大，引起显示装置的显示画面出现微亮线、亮线等异常现象，严重影响显示装置的显示质量。因此，通常会在绑定工序结束后对绑定的效果进行检测。而绑定不良测试至少需要两个测试点，判断绑定阻抗是否均匀。

本申请实施例分别在位于驱动芯片20两侧的两个信号输出端e和基板10之间设置控制单元30和静电测试点11。当控制单元30在第一控制信号以及第二控制信号的控制下将信号输出至基板10时，显示装置正常显示，此时，可将静电测试点11作为面板绑定阻抗测试点进行面板绑定阻抗测试。

具体的，在进行面板绑定阻抗测试时，可使用外部测试装置，通过静电测试点11与绑定端连接，通过测试不同静电测试点11处的阻抗，得到不同绑定位置之间的阻抗差，进而判断驱动芯片20和基板10之间的绑定阻抗是否均匀。在实际生产过程中可根据具体情况选择合适的面板绑定阻抗测试方法，本申请对此不作限定。

需要说明的是，在进行面板绑定阻抗测试时，显示装置也可以处于未上电的状态，此时，只需要时序控制器40向驱动单元30输出第一控制信号和第二控制信号实现静电测试点11和基板10及驱动芯片20之间的连通，利用外部测试装置在静电测试点11处进行测试即可。

进一步的，请继续参阅图2，控制单元30包括第一晶体管t1和第二晶体管t2。当时序控制器40输出第一控制信号和第二控制信号，控制第一晶体管t1导通，第二晶体管t2关闭时，进入静电测试模式，可通过静电测试点11进行静电测试；当时序控制器40输出第一控制信号和第二控制信号，控制第一晶体管t1关闭，第二晶体管t2导通时，进入面板绑定阻抗测试模式，可通过静电测试点11进行面板绑定阻抗测试。

本申请实施例在驱动芯片20和静电测试点11之间设置控制单元30，通过驱动芯片40输出的第一控制信号和第二控制信号控制控制单元30，进而控制显示装置的工作状态，在满足静电测试的同时，也可通过静电测试点11进行面板绑定阻抗测试，简化了显示装置的测试电路结构。

请参阅图4，在本申请实施例中，显示装置还包括电路板60。芯片承载薄膜50的一端与基板10绑定连接。芯片承载薄膜50的另一端与电路板60绑定连接。时序控制器40设置在电路板60上。此时，第一晶体管t1的漏极可以和电路板60上的接地端电性连接。该电路板60可以是印刷电路板，其上可以设置时序控制器和电源芯片，该时序控制器可以作为时序控制器40。电路板60也可以是柔性电路板，本申请对此不做限定。

本申请还提供了一种电子设备，该电子设备包括前述实施例中的显示装置。该电子设备可以是智能手机、平板电脑、视频播放器、个人计算机(pc)等，本申请对此不作限定。

以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。