驱动电路、驱动方法和显示装置与流程

1.本发明涉及显示技术领域，尤其涉及一种驱动电路、驱动方法和显示装置。


背景技术：

2.在现有的像素电路中，数据写入电路和补偿控制电路可以包括igzo(铟镓锌氧化物)薄膜晶体管，需要高电压有效的扫描信号，而由于数据写入电路和补偿控制电路包括igzo薄膜晶体管，数据写入能力变差，需要提升提供扫描信号的驱动电路的输出能力。


技术实现要素：

3.本发明的主要目的在于提供一种驱动电路、驱动方法和显示装置，解决现有的提供高电压有效的扫描信号的驱动电路的输出能力弱的问题。
4.本发明实施例提供了一种驱动电路，包括第一节点控制电路、第二节点控制电路、第三节点控制电路、第四节点控制电路、第五节点控制电路和输出电路；
5.所述第一节点控制电路用于在第一时钟信号端提供的第一时钟信号的控制下，控制第一节点与第一电压端之间连通，在第二节点的电位的控制下，控制所述第一节点与所述第一时钟信号端之间连通；
6.所述第二节点控制电路用于在所述第一时钟信号的控制下，控制所述第二节点与起始电压端之间连通；
7.所述第三节点控制电路用于根据第三节点的电位控制所述第一节点的电位，在所述第一节点的电位的控制下，控制所述第三节点与第二时钟信号端之间连通；
8.所述第四节点控制电路用于在所述第二节点的电位的控制下，控制第四节点与第三电压端之间连通，在所述第三节点的电位的控制下，控制第四节点与第二电压端之间连通，在所述第一时钟信号的控制下，控制所述第四节点与第三电压端之间连通；
9.所述第五节点控制电路用于在所述第四节点的电位的控制下，控制所述第五节点与所述第二电压端之间连通，并在所述第二时钟信号端提供的第二时钟信号的控制下，根据所述第三节点的电位，控制第五节点的电位；
10.所述输出电路用于在所述第五节点的电位的控制下，控制驱动信号端与所述第二电压端之间连通，在所述第四节点的电位的控制下，控制所述驱动信号端与所述第一电压端之间连通。
11.可选的，所述第五节点控制电路包括第一控制子电路和第二控制子电路；
12.所述第一控制子电路用于在第四节点的电位的控制下，控制所述第五节点与所述第二电压端之间连通；
13.所述第二控制子电路用于在第二时钟信号的控制下，控制所述第三节点与所述第五节点之间连通。
14.可选的，所述第五节点控制电路包括第一控制子电路、第二控制子电路和第三控制子电路；
15.所述第一控制子电路用于在第四节点的电位的控制下，控制所述第五节点与所述第二电压端之间连通；
16.所述第二控制子电路用于在第二时钟信号的控制下，控制所述第三节点与所述第六节点之间连通；
17.所述第三控制子电路用于在第一电压端提供的第一电压信号的控制下，控制所述第六节点与所述第五节点之间连通。
18.可选的，所述第四节点控制电路还与第二节点电连接，用于在第二节点的电位的控制下，控制所述第四节点与第三电压端之间连通。
19.可选的，所述输出电路包括第一晶体管、第二晶体管、第一电容和第二电容；
20.所述第一晶体管的控制极与第五节点电连接，所述第一晶体管的第一极与第二电压端电连接，所述第一晶体管的第二极与驱动信号端电连接；
21.所述第二晶体管的控制极与所述第四节点电连接，所述第二晶体管的第一极与所述驱动信号端电连接，所述第二晶体管的第二极与所述第一电压端电连接；
22.所述第一电容的第一端与所述第五节点电连接，所述第一电容的第二端与所述第二电压端电连接；
23.所述第二电容的第一端与所述第四节点电连接，所述第二电容的第二端与所述第一电压端电连接。
24.可选的，所述第三节点控制电路包括第三电容和第三晶体管；
25.所述第三电容的第一端与所述第一节点电连接，所述第三电容的第二端与所述第三节点电连接；
26.所述第三晶体管的控制极与所述第一节点电连接，所述第三晶体管的第一极与第二时钟信号端电连接，所述第三晶体管的第二极与所述第三节点电连接。
27.可选的，所述第一控制子电路包括第四晶体管,所述第二控制子电路包括第五晶体管；
28.所述第四晶体管的控制极与所述第四节点电连接，所述第四晶体管的第一极与所述第二电压端电连接，所述第四晶体管的第二极与所述第五节点电连接；
29.所述第五晶体管的控制极与所述第二时钟信号端电连接，所述第五晶体管的第一极与所述第三节点电连接，所述第五晶体管的第二极与所述第五节点电连接。
30.可选的，所述第一控制子电路包括第四晶体管,所述第二控制子电路包括第五晶体管，所述第三控制子电路包括第六晶体管；
31.所述第四晶体管的控制极与所述第四节点电连接，所述第四晶体管的第一极与所述第二电压端电连接，所述第四晶体管的第二极与所述第五节点电连接；
32.所述第五晶体管的控制极与所述第二时钟信号端电连接，所述第五晶体管的第一极与所述第三节点电连接，所述第五晶体管的第二极与所述第六节点电连接；
33.所述第六晶体管的控制极与所述第一电压端电连接，所述第六晶体管的第一极与所述第六节点电连接，所述第六晶体管的第二极与所述第五节点电连接。
34.可选的，所述第四节点控制电路包括第七晶体管和第八晶体管；
35.所述第七晶体管的控制极与所述第三节点电连接，所述第七晶体管的第一极与所述第二电压端电连接，所述第七晶体管的第二极与所述第四节点电连接；
36.所述第八晶体管的控制极与所述第一时钟信号端电连接，所述第八晶体管的第一极与所述第三电压端电连接，第八晶体管的第二极与所述第四节点电连接。
37.可选的，所述第四节点控制电路包括第七晶体管、第八晶体管和第九晶体管；
38.所述第七晶体管的控制极与所述第三节点电连接，所述第七晶体管的第一极与所述第二电压端电连接，所述第七晶体管的第二极与所述第四节点电连接；
39.所述第八晶体管的控制极与所述第一时钟信号端电连接，所述第八晶体管的第一极与所述第三电压端电连接，第八晶体管的第二极与所述第四节点电连接；
40.所述第九晶体管的控制极与所述第二节点电连接，所述第九晶体管的第一极与所述第三电压端电连接，所述第九晶体管的第二极与所述第四节点电连接。
41.可选的，所述第一节点控制电路包括第十晶体管和第十一晶体管；
42.所述第十晶体管的控制极与所述第一时钟信号端电连接，所述第十晶体管的第一极与所述第一电压端电连接，所述第十晶体管的第二极与所述第一节点电连接；
43.所述第十一晶体管的控制极与所述第二节点电连接，所述第十一晶体管的第一极与所述第一时钟信号端电连接，所述第十一晶体管的第二极与所述第一节点电连接。
44.可选的，所述第二节点控制电路包括第十二晶体管；
45.所述第十二晶体管的控制极与所述第一时钟信号端电连接，所述第十二晶体管的第一极与所述起始电压端电连接，所述第十二晶体管的第二极与所述第二节点电连接。
46.本发明实施例所述的驱动方法，应用于上述的驱动电路，驱动周期包括输入阶段、输出阶段和复位阶段；所述驱动方法包括：
47.在输入阶段，第一节点控制电路在第一时钟信号的控制下，将第一电压信号写入第一节点，第二节点控制电路在第一时钟信号的控制下，将起始电压端提供的起始电压信号写入第二节点，第三节点控制电路在第一节点的电位的控制下，控制将第二时钟信号写入第三节点；第四节点控制电路在第一时钟信号的控制下，将第三电压信号写入第四节点，第五节点控制电路在第四节点的电位的控制下，将第二电压信号写入第五节点，输出电路在第四节点的电位的控制下，控制驱动信号端输出第一电压信号；
48.在输出阶段，第三节点控制电路在第一节点的电位的控制下，将第二时钟信号写入第三节点，并根据所述第三节点改变第一节点的电位；第四节点控制电路在第三节点的电位的控制下，控制将第二电压信号写入第四节点，第五节点控制电路在第二时钟信号的控制下，控制第五节点与第三节点之间连通，输出电路在第五节点的电位的控制下，控制所述驱动信号端输出第二电压信号；
49.在复位阶段，第二节点控制电路在第一时钟信号的控制下，将起始电压端提供的起始电压信号写入第二节点，第一节点控制电路在第一时钟信号的控制下，控制将第一电压信号写入第一节点，第一节点控制电路在第二节点的电位的控制下，将第一时钟信号写入第一节点，第三节点控制电路在第一节点的电位的控制下，将第二时钟信号写入第三节点，第四节点控制电路在第二节点和第一时钟信号的电位的控制下，将第三电压信号写入第四节点，第五节点控制电路在第四节点的电位的控制下，将第二电压信号写入第五节点，输出电路在第四节点的电位的控制下，控制所述驱动信号端输出第一电压信号。
50.可选的，所述驱动周期还包括设置于所述复位阶段之后的输出截止保持阶段；所述输出截止保持阶段包括多个保持时间段；所述保持时间段包括第一保持时间段和第二保
持时间段；所述驱动方法还包括：
51.在所述第一保持时间段，第四节点控制电路维持第四节点的电位，第五节点控制电路维持第五节点的电位，输出电路在第四节点的电位的控制下，控制所述驱动信号端输出第一电压信号；
52.在所述第二保持时间段，第四节点控制电路在第一时钟信号的控制下，将第三电压信号写入第四节点，第五节点控制电路在第四节点的电位的控制下，将第二电压信号写入第五节点，输出电路在第四节点的电位的控制下，控制所述驱动信号端输出第一电压信号。
53.本发明实施例所述的显示装置包括驱动模组；所述驱动模组包括多级上述的驱动电路。
54.本发明实施例所述的驱动电路、驱动方法和显示装置能够提供高电压有效的扫描信号，并输出电路在第五节点的电位的控制下，控制所述驱动信号端与第二电压端之间连通，以使得驱动信号端输出第二电压信号，以使得驱动信号端的挂负载能力增强。
附图说明
55.图1是本发明实施例所述的驱动电路的结构图；
56.图2是本发明实施例所述的驱动电路的结构图；
57.图3是本发明实施例所述的驱动电路的结构图；
58.图4是本发明实施例所述的驱动电路的电路图；
59.图5是本发明如图4所示的驱动电路的实施例的工作时序图；
60.图6是本发明实施例所述的显示装置中的驱动模组包括的四级驱动电路的结构图；
61.图7是本发明如图6所示的驱动模组的实施例的工作时序图；
62.图8是本发明所述的显示装置中的像素电路的实施例的电路图；
63.图9是图8所示的像素电路的实施例的工作时序图。
具体实施方式
64.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
65.本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
66.在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
67.在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第
一极可以为源极，所述第二极可以为漏极。
68.如图1所示，本发明实施例所述的驱动电路包括第一节点控制电路11、第二节点控制电路12、第三节点控制电路13、第四节点控制电路14、第五节点控制电路15和输出电路10；
69.所述第一节点控制电路11分别与第一时钟信号端nck、第一电压端v1、第二节点n2和第一节点n1电连接，用于在第一时钟信号端nck提供的第一时钟信号的控制下，控制第一节点n1与第一电压端v1之间连通，在所述第二节点n2的电位的控制下，控制所述第一节点n1与所述第一时钟信号端nck之间连通；
70.所述第二节点控制电路12分别与起始电压端nstv、第一时钟信号端nck和第二节点n2电连接，用于在第一时钟信号的控制下，控制所述第二节点n2与所述起始电压端nstv之间连通；
71.所述第三节点控制电路13分别与第一节点n1、第三节点n3和第二时钟信号端ncb电连接，用于根据所述第三节点n3的电位控制所述第一节点n1的电位，在所述第一节点n1的电位的控制下，控制所述第三节点n3与第二时钟信号端ncb之间连通；
72.所述第四节点控制电路14分别与第二节点n2、第三节点n3、第四节点n4、第二电压端v2、第一时钟信号端nck和第三电压端v3电连接，用于在第二节点n2的电位的控制下，控制第四节点n4与第三电压端v3之间连通，在第三节点n3的电位的控制下，控制所述第四节点n4与第二电压端v2之间连通，在第一时钟信号的控制下，控制第四节点n4与第三电压端v3之间连通；
73.所述第五节点控制电路15分别与第二时钟信号端ncb、第三节点n3、第四节点n4、第五节点n5和第二电压端v2电连接，用于在第四节点n4的电位的控制下，控制所述第五节点n5与所述第二电压端v2之间连通，并在第二时钟信号端ncb提供的第二时钟信号的控制下，根据第三节点n3的电位，控制第五节点n5的电位；
74.所述输出电路10分别与第五节点n5、第四节点n4、第二电压端v2、第一电压端v1和驱动信号端o1电连接，用于在第五节点n5的电位的控制下，控制所述驱动信号端o1与第二电压端v2之间连通，在第四节点n4的电位的控制下，控制所述驱动信号端o1与第一电压端v1之间连通。
75.本发明实施例所述的驱动电路能够提供高电压有效的扫描信号，并输出电路10在第五节点n5的电位的控制下，控制所述驱动信号端o1与第二电压端v2之间连通，以使得驱动信号端o1输出第二电压信号，以使得驱动信号端o1的挂负载能力增强。
76.在本发明实施例中，所述第二电压端为直流电压端。可选的，所述第二电压端为高电压端。
77.在本发明实施例中，所述第一电压端可以为第一低电压端，所述第三电压端可以第二低电压端，所述第二低电压端提供的第二低电压信号的电压值可以小于第一低电压端提供的第一低电压信号的电压值。
78.在本发明实施例中，驱动电路可以包含于驱动模组，驱动模组包括多级驱动电路，第一级驱动电路的起始电压端提供的起始电压信号为外部提供的预定起始电压信号，除了第一级驱动电路之外的其他起始电压端为相邻上一级驱动电路的驱动信号端。
79.本发明如图1所示的驱动电路的实施例在工作时，驱动周期包括输入阶段、输出阶
段、复位阶段和输出截止保持阶段；
80.在输入阶段，第一节点控制电路11在第一时钟信号的控制下，将第一电压信号写入第一节点n1，第二节点控制电路12在第一时钟信号的控制下，将起始电压端nstv提供的起始电压信号写入第二节点n2，第三节点控制电路13在第一节点n1的电位的控制下，控制将第二时钟信号写入第三节点n3；第四节点控制电路14在第一时钟信号的控制下，将第三电压信号写入第四节点n4，第五节点控制电路15在第四节点n4的电位的控制下，将第二电压信号写入第五节点n5，输出电路10在第四节点n4的电位的控制下，控制驱动信号端o1输出第一电压信号；
81.在输出阶段，第三节点控制电路13在第一节点n1的电位的控制下，将第二时钟信号写入第三节点n3，并根据所述第三节点n3改变第一节点n1的电位；第四节点控制电路14在第三节点n3的电位的控制下，控制将第二电压信号写入第四节点n4，第五节点控制电路15在第二时钟信号的控制下，控制第五节点n5与第三节点n3之间连通，输出电路10在第五节点n5的电位的控制下，控制所述驱动信号端o1输出第二电压信号；
82.在复位阶段，第二节点控制电路12在第一时钟信号的控制下，将起始电压端nstv提供的起始电压信号写入第二节点，第一节点控制电路11在第一时钟信号的控制下，控制将第一电压信号写入第一节点n1，第一节点控制电路11在第二节点n2的电位的控制下，将第一时钟信号写入第一节点n1，第三节点控制电路13在第一节点n1的电位的控制下，将第二时钟信号写入第三节点n3，第四节点控制电路14在第二节点n2和第一时钟信号的电位的控制下，将第三电压信号写入第四节点n4，第五节点控制电路15在第四节点n4的电位的控制下，将第二电压信号写入第五节点n5，输出电路10在第四节点n4的电位的控制下，控制所述驱动信号端o1输出第一电压信号；
83.所述输出截止保持阶段包括多个保持时间段；所述保持时间段包括第一保持时间段和第二保持时间段；
84.在所述第一保持时间段，第四节点控制电路14维持第四节点n4的电位，第五节点控制电路15维持第五节点n5的电位，输出电路10在第四节点n4的电位的控制下，控制所述驱动信号端o1输出第一电压信号；
85.在所述第二保持时间段，第四节点控制电路14在第一时钟信号的控制下，将第三电压信号写入第四节点n4，第五节点控制电路15在第四节点n4的电位的控制下，将第二电压信号写入第五节点n5，输出电路10在第四节点n4的电位的控制下，控制所述驱动信号端o1输出第一电压信号。
86.如图2所示，在图1所示的驱动电路的实施例的基础上，所述第五节点控制电路可以包括第一控制子电路21和第二控制子电路22；
87.所述第一控制子电路21分别与第四节点n4、第五节点n5和第二电压端v2电连接，用于在第四节点n4的电位的控制下，控制所述第五节点n5与所述第二电压端v2之间连通；
88.所述第二控制子电路22分别与第二时钟信号端ncb、第三节点n3和第五节点n5电连接，用于在ncb提供的第二时钟信号的控制下，控制所述第三节点n3与所述第五节点n5之间连通。
89.如图2所示的驱动电路的实施例在工作时，第一控制子电路21在在第四节点n4的电位的控制下，控制所述第五节点n5与所述第二电压端v2之间连通，第二控制子电路22在
第二时钟信号的控制下，控制第三节点n3与第五节点n5之间连通。
90.可选的，所述第一控制子电路包括第四晶体管,所述第二控制子电路包括第五晶体管；
91.所述第四晶体管的控制极与所述第四节点电连接，所述第四晶体管的第一极与所述第二电压端电连接，所述第四晶体管的第二极与所述第五节点电连接；
92.所述第五晶体管的控制极与所述第二时钟信号端电连接，所述第五晶体管的第一极与所述第三节点电连接，所述第五晶体管的第二极与所述第五节点电连接。
93.如图3所示，在图1所示的驱动电路的实施例的基础上，所述第五节点控制电路可以包括第一控制子电路21、第二控制子电路22和第三控制子电路23；
94.所述第一控制子电路21分别与第四节点n4、第五节点n5和第二电压端v2电连接，用于在第四节点n4的电位的控制下，控制所述第五节点n5与所述第二电压端v2之间连通；
95.所述第二控制子电路22分别与第二时钟信号端ncb、第三节点n3和第六节点n6电连接，用于在ncb提供的第二时钟信号的控制下，控制所述第三节点n3与所述第六节点n6之间连通；
96.所述第三控制子电路23分别与第一电压端v1、所述第六节点n6和所述第五节点n5电连接，用于在第一电压端v1提供的第一电压信号的控制下，控制所述第六节点n6与所述第五节点n5之间连通。
97.与图2所示的驱动电路的实施例相比，图3所示的驱动电路的实施例增加了第三控制子电路23，所述第三控制子电路23在第一电压信号的控制下，控制n6与n5之间导通，以使得n5的电位稳定。
98.可选的，所述第一控制子电路包括第四晶体管,所述第二控制子电路包括第五晶体管，所述第三控制子电路包括第六晶体管；
99.所述第四晶体管的控制极与所述第四节点电连接，所述第四晶体管的第一极与所述第二电压端电连接，所述第四晶体管的第二极与所述第五节点电连接；
100.所述第五晶体管的控制极与所述第二时钟信号端电连接，所述第五晶体管的第一极与所述第三节点电连接，所述第五晶体管的第二极与所述第六节点电连接；
101.所述第六晶体管的控制极与所述第一电压端电连接，所述第六晶体管的第一极与所述第六节点电连接，所述第六晶体管的第二极与所述第五节点电连接。
102.在具体实施时，如图1所示，所述第四节点控制电路14还可以与第二节点n2电连接，用于在第二节点n2的电位的控制下，控制所述第四节点n4与第三电压端v3之间连通。
103.可选的，所述输出电路包括第一晶体管、第二晶体管、第一电容和第二电容；
104.所述第一晶体管的控制极与第五节点电连接，所述第一晶体管的第一极与第二电压端电连接，所述第一晶体管的第二极与驱动信号端电连接；
105.所述第二晶体管的控制极与所述第四节点电连接，所述第二晶体管的第一极与所述驱动信号端电连接，所述第二晶体管的第二极与所述第一电压端电连接；
106.所述第一电容的第一端与所述第五节点电连接，所述第一电容的第二端与所述第二电压端电连接；
107.所述第二电容的第一端与所述第四节点电连接，所述第二电容的第二端与所述第一电压端电连接。
108.可选的，所述第三节点控制电路包括第三电容和第三晶体管；
109.所述第三电容的第一端与所述第一节点电连接，所述第三电容的第二端与所述第三节点电连接；
110.所述第三晶体管的控制极与所述第一节点电连接，所述第三晶体管的第一极与第二时钟信号端电连接，所述第三晶体管的第二极与所述第三节点电连接。
111.可选的，所述第四节点控制电路包括第七晶体管和第八晶体管；
112.所述第七晶体管的控制极与所述第三节点电连接，所述第七晶体管的第一极与所述第二电压端电连接，所述第七晶体管的第二极与所述第四节点电连接；
113.所述第八晶体管的控制极与所述第一时钟信号端电连接，所述第八晶体管的第一极与所述第三电压端电连接，第八晶体管的第二极与所述第四节点电连接。
114.可选的，所述第四节点控制电路包括第七晶体管、第八晶体管和第九晶体管；
115.所述第七晶体管的控制极与所述第三节点电连接，所述第七晶体管的第一极与所述第二电压端电连接，所述第七晶体管的第二极与所述第四节点电连接；
116.所述第八晶体管的控制极与所述第一时钟信号端电连接，所述第八晶体管的第一极与所述第三电压端电连接，第八晶体管的第二极与所述第四节点电连接；
117.所述第九晶体管的控制极与所述第二节点电连接，所述第九晶体管的第一极与所述第三电压端电连接，所述第九晶体管的第二极与所述第四节点电连接。
118.可选的，所述第一节点控制电路包括第十晶体管和第十一晶体管；
119.所述第十晶体管的控制极与所述第一时钟信号端电连接，所述第十晶体管的第一极与所述第一电压端电连接，所述第十晶体管的第二极与所述第一节点电连接；
120.所述第十一晶体管的控制极与所述第二节点电连接，所述第十一晶体管的第一极与所述第一时钟信号端电连接，所述第十一晶体管的第二极与所述第一节点电连接。
121.可选的，所述第二节点控制电路包括第十二晶体管；
122.所述第十二晶体管的控制极与所述第一时钟信号端电连接，所述第十二晶体管的第一极与所述起始电压端电连接，所述第十二晶体管的第二极与所述第二节点电连接。
123.如图4所示，在图3所示的驱动电路的实施例的基础上，所述输出电路10包括第一晶体管t1、第二晶体管t2、第一电容c1和第二电容c2；
124.所述第一晶体管t1的栅极与第五节点n5电连接，所述第一晶体管t1的源极与高电压端电连接，所述第一晶体管t1的漏极与驱动信号端o1电连接；所述高电压端用于提供高电压信号vgh；
125.所述第二晶体管t2的栅极与所述第四节点n4电连接，所述第二晶体管t2的源极与所述驱动信号端o1电连接，所述第二晶体管t2的漏极与第一低电压端电连接；所述第一低电压端用于提供第一低电压信号vgl；
126.所述第一电容c1的第一端与所述第五节点n5电连接，所述第一电容c1的第二端与所述高电压端电连接；
127.所述第二电容c2的第一端与所述第四节点n4电连接，所述第二电容c2的第二端与所述第一低电压端电连接；
128.所述第三节点控制电路13包括第三电容c3和第三晶体管t3；
129.所述第三电容c3的第一端与所述第一节点n1电连接，所述第三电容c3的第二端与
所述第三节点n3电连接；
130.所述第三晶体管t3的栅极与所述第一节点n1电连接，所述第三晶体管t3的源极与第二时钟信号端ncb电连接，所述第三晶体管t3的漏极与所述第三节点n3电连接；
131.所述第一控制子电路21包括第四晶体管t4,所述第二控制子电路22包括第五晶体管t5，所述第三控制子电路23包括第六晶体管t6；
132.所述第四晶体管t4的栅极与所述第四节点n4电连接，所述第四晶体管t4的源极与所述高电压端电连接，所述第四晶体管t4的漏极与所述第五节点n5电连接；
133.所述第五晶体管t5的栅极与所述第二时钟信号端ncb电连接，所述第五晶体管t5的源极与所述第三节点n3电连接，所述第五晶体管t5的漏极与所述第六节点n6电连接；
134.所述第六晶体管t6的栅极与所述第一低电压端电连接，所述第六晶体管t6的源极与所述第六节点n6电连接，所述第六晶体管t6的漏极与所述第五节点n5电连接；
135.所述第四节点控制电路14包括第七晶体管t7和第八晶体管t8；
136.所述第七晶体管t7的栅极与所述第三节点n3电连接，所述第七晶体管t7的源极与所述高电压端电连接，所述第七晶体管t7的漏极与所述第四节点n4电连接；
137.所述第八晶体管t8的栅极与所述第一时钟信号端nck电连接，所述第八晶体管t8的源极与第二低电压端电连接，第八晶体管t8的漏极与所述第四节点n4电连接；所述第二低电压端用于提供第二低电压信号vgl_1；
138.所述第四节点控制电路包括第七晶体管t7、第八晶体管t8和第九晶体管t9；
139.所述第七晶体管t7的栅极与所述第三节点n3电连接，所述第七晶体管t7的源极与所述高电压端电连接，所述第七晶体管t7的漏极与所述第四节点n4电连接；
140.所述第八晶体管t8的栅极与所述第一时钟信号端nck电连接，所述第八晶体管t8的源极与所述第二低电压端电连接，第八晶体管t8的漏极与所述第四节点n4电连接；
141.所述第九晶体管t9的栅极与所述第二节点n2电连接，所述第九晶体管t9的源极与所述第三电压端电连接，所述第九晶体管t9的漏极与所述第四节点n4电连接；
142.所述第一节点控制电路11包括第十晶体管t10和第十一晶体管t11；
143.所述第十晶体管t10的栅极与所述第一时钟信号端nck电连接，所述第十晶体管t10的源极与所述第一低电压端电连接，所述第十晶体t10的漏极与所述第一节点n1电连接；
144.所述第十一晶体管t11的栅极与所述第二节点n2电连接，所述第十一晶体管t11的源极与所述第一时钟信号端nck电连接，所述第十一晶体管t11的漏极与所述第一节点n1电连接；
145.所述第二节点控制电路12包括第十二晶体管t12；
146.所述第十二晶体管t12的栅极与所述第一时钟信号端nck电连接，所述第十二晶体管t12的源极与所述起始电压端nstv电连接，所述第十二晶体管t12的漏极与所述第二节点n2电连接。
147.在图4所示的驱动电路的实施例中，所有的晶体管可以都为pmos管(p型金属
‑
氧化物
‑
半导体晶体管)。
148.在图4所示的驱动电路的实施例中，第一电压端为第一低电压端，第二电压端为高电压端，第三电压端为第二低电压端。
149.在图4所示的驱动电路的实施例中，t7和t11可以为双栅晶体管，以减少漏电。
150.如图5所示，本发明如图4所示的驱动电路的实施例在工作时，驱动周期包括输入阶段s1、输出阶段s2、复位阶段s3和输出截止保持阶段；
151.在输入阶段s1，nstv提供高电压信号，nck提供低电压信号，ncb提供高电压信号，t10打开，n1的电位为低电压，t12打开，n2的电位为高电压，t11断开，t7打开，t6打开，t3打开，n3接入ncb，n3的电位为高电压，t5关断，t9关断，t8打开，n4接入vgl_1，t4打开，n5的电位为高电压，t1关闭，t2打开，o1输出低电压信号；
152.在输出阶段s2，nstv提供低电压信号，nck提供高电压信号，ncb提供低电压信号，t10关断，t12关断，t3打开，n3接入第二时钟信号，相应降低n1的电位，t5打开，t6打开，以使得n5的电位为低电压，t7打开，以使得n4的电位为高电压，t1打开，t2关断，o1输出高电压信号；
153.在复位阶段s3，nstv提供低电压信号，nck提供低电压信号，ncb提供高电压信号，t10打开，t12打开，n1的电位为低电压，n2的电位为低电压，t5关断，t9打开，t8和t11打开，n4接入vgl_1，t4打开，n5的电位为高电压，t1关断，t2打开，o1输出低电压信号；
154.所述输出截止保持阶段包括多个保持时间段，所述保持时间段包括第一保持时间段s41和第二保持时间段s42；
155.在第一保持时间段s41，nstv提供低电压信号，nck提供高电压信号，ncb提供低电压信号，t10和t12都关断，n1的电位由于t10的寄生电容被nck提供的第一时钟信号拉至较高电压，n2的电位由于t12的寄生电容被nck提供的第一时钟信号拉至较高电压，t3关断，n3的电位维持为高电压，t5和t6打开，n5的电位为高电压，t9打开，n4的电位维持为低电压，o1输出低电压信号；
156.在第二保持时间段s42，nstv提供低电压信号，nck提供低电压信号，ncb提供高电压信号，t10和t12打开，n1的电位为低电压，n2的电位为低电压，t11打开，t3打开，t5和t6关断，t9打开，n4接入vgl_1，t4打开，n5接入vgh，t1关断，t2打开，o1输出低电压信号。
157.在图4所示的驱动电路的实施例中，高电压信号vgh的电压值可以为7v，vgl的电压值可以为
‑
7v，vgl_1的电压值可以为
‑
12v，vgl_1的电压值与vgl的电压值之间的差值小于或等于2vth，其中，vth为t2的阈值电压，引入vgl_1的作用是：在o1输出高电压信号后，vgl1通过控制t2的栅极电压，以使得n4的电位小于或等于vgl的电压值与vth的和值，保证o1输出
‑
7v电压信号，使得o1输出低电压信号时不会有阈值电压损失。
158.在t1完成高电压输出的时候，此时n4的电位为低电压，t2打开，o1输出低电压信号，n4的电位控制t4打开，使得n5的电位保持为高电压，保证t1处于关闭状态，t8的作用为保证n4的电位在o1输出高电压信号后一直保持低电压状态。
159.本发明实施例所述的驱动方法，应用于上述的驱动电路，驱动周期包括输入阶段、输出阶段和复位阶段；所述驱动方法包括：
160.在输入阶段，第一节点控制电路在第一时钟信号的控制下，将第一电压信号写入第一节点，第二节点控制电路在第一时钟信号的控制下，将起始电压端提供的起始电压信号写入第二节点，第三节点控制电路在第一节点的电位的控制下，控制将第二时钟信号写入第三节点；第四节点控制电路在第一时钟信号的控制下，将第三电压信号写入第四节点，第五节点控制电路在第四节点的电位的控制下，将第二电压信号写入第五节点，输出电路
在第四节点的电位的控制下，控制驱动信号端输出第一电压信号；
161.在输出阶段，第三节点控制电路在第一节点的电位的控制下，将第二时钟信号写入第三节点，并根据所述第三节点改变第一节点的电位；第四节点控制电路在第三节点的电位的控制下，控制将第二电压信号写入第四节点，第五节点控制电路在第二时钟信号的控制下，控制第五节点与第三节点之间连通，输出电路在第五节点的电位的控制下，控制所述驱动信号端输出第二电压信号；
162.在复位阶段，第二节点控制电路在第一时钟信号的控制下，将起始电压端提供的起始电压信号写入第二节点，第一节点控制电路在第一时钟信号的控制下，控制将第一电压信号写入第一节点，第一节点控制电路在第二节点的电位的控制下，将第一时钟信号写入第一节点，第三节点控制电路在第一节点的电位的控制下，将第二时钟信号写入第三节点，第四节点控制电路在第二节点和第一时钟信号的电位的控制下，将第三电压信号写入第四节点，第五节点控制电路在第四节点的电位的控制下，将第二电压信号写入第五节点，输出电路在第四节点的电位的控制下，控制所述驱动信号端输出第一电压信号。
163.在具体实施时，所述驱动周期还可以包括设置于所述复位阶段之后的输出截止保持阶段；所述输出截止保持阶段包括多个保持时间段；所述保持时间段包括第一保持时间段和第二保持时间段；所述驱动方法还包括：
164.在所述第一保持时间段，第四节点控制电路维持第四节点的电位，第五节点控制电路维持第五节点的电位，输出电路在第四节点的电位的控制下，控制所述驱动信号端输出第一电压信号；
165.在所述第二保持时间段，第四节点控制电路在第一时钟信号的控制下，将第三电压信号写入第四节点，第五节点控制电路在第四节点的电位的控制下，将第二电压信号写入第五节点，输出电路在第四节点的电位的控制下，控制所述驱动信号端输出第一电压信号。
166.本发明实施例所述的显示装置包括上述的驱动模组；
167.所述驱动模组包括多级上述的驱动电路。
168.如图6所示，标号为p1的为驱动模组包括的第一级驱动电路，标号为p2的为驱动模组包括的第二级驱动电路，标号为p3的为驱动模组包括的第三级驱动电路，标号为p4的为驱动模组包括的第四级驱动电路；每一级驱动电路都分别与第一时钟信号端nck和第二时钟信号ncb电连接。
169.图7输出了图6所示的驱动模组的至少一实施例的工作时序图，标号为o1(1)的为p1的驱动信号端输出的驱动信号，标号为o1(2)的为p2的驱动信号端输出的驱动信号，o1(3)的为p3的驱动信号端输出的驱动信号，标号为o1(4)的为p4的驱动信号端输出的驱动信号。
170.本发明实施例所述的显示装置包括的像素电路的结构可以如图8所示。
171.如图8所示，所述像素电路的至少一实施例可以包括有机发光二极管oled、第一复位晶体管m1、第二复位晶体管m2、驱动晶体管m3、数据写入晶体管m4、第一发光控制晶体管m5、第二发光控制晶体管m6、补偿控制晶体管m7和存储电容cst；
172.m1的栅极与第一复位端resetn_n
‑
1电连接，m1的源极接入初始电压vinit，m1的漏极与m2的源极电连接；
173.m2的栅极与第二复位端gaten_n
‑
1电连接，m2的漏极与第七节点n7电连接；
174.m3的栅极与n7电连接，m3的源极与第八节点n8电连接，m3的漏极与第九节点n9电连接；
175.m4的栅极与栅线gaten_n电连接，m4的源极接入数据电压vdata，m4的漏极与n9电连接；
176.m5的栅极与发光控制线em电连接，m5的源极与高电平端vdd电连接，m5的漏极与n8电连接；
177.m6的栅极与发光控制线em电连接，m6的源极与n9电连接，m6的漏极与第十节点n10电连接；
178.m7的栅极与栅线gaten_n电连接，m7的源极与n7电连接，m7的漏极与n8电连接；
179.cst的第一端与n7电连接，cst的第二端与vdd电连接；
180.oled的阳极与n4电连接，oled的阴极与低电平端vss电连接。
181.在图8所示的实施例中，m1、m2、m4和m7都为igzo(铟镓锌氧化物)薄膜晶体管，m3、m5和m6都为低温多晶硅薄膜晶体管。
182.在图8所示的7t1c像素电路在工作时，需要n型扫描信号(所述n型扫描信号为高电压有效的扫描信号)，并将所述n型扫描信号写入t4和t7，并t4和t7变为igzo薄膜晶体管，数据写入能力变差，需要提升驱动电路的输出能力，基于此，本发明实施例提供了上述的驱动电路。
183.图9是图8所示的像素电路的实施例的工作时序图。
184.本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
185.以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。