包括具有不同类型的晶体管的像素的显示装置的制作方法

包括具有不同类型的晶体管的像素的显示装置
1.相关申请的交叉引用
2.本技术要求在2020年6月23日在韩国知识产权局提交的韩国专利申请第10
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2020
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0076713号的优先权，其全部公开内容通过引用并入本文。
技术领域
3.本公开总体上涉及一种包括像素的显示装置。


背景技术：

4.随着给定尺寸的更高分辨率的显示装置越来越被广泛使用，每个像素的电路的结构越来越复杂化，从而导致显示质量的潜在问题，诸如数据线与像素晶体管的栅电极之间的电容耦合。


技术实现要素：

5.一种显示装置包括设置在基板上的多个像素。多个像素各自包括设置在像素中的每一个中的发光元件、第一扫描线和第二扫描线。第一扫描线和第二扫描线分别施加第i(其中i是正整数)扫描信号和第i+1扫描信号。数据线设置在像素中的每一个中以施加数据信号。电源线设置在像素中的每一个中以施加驱动电源。参考电压线设置在像素中的每一个中以施加参考电压。第一晶体管控制发光元件的电流。第二晶体管连接在数据线与第一晶体管的第一栅电极之间。第二晶体管由第i扫描信号导通。第三晶体管连接在参考电压线与第一晶体管的第一电极之间。第三晶体管由第i+1扫描信号导通。第四晶体管连接在电源线与第一晶体管的第二电极之间。第四晶体管在发射控制信号被供应给发射控制线时截止。
6.第四晶体管可以是与第一至第三晶体管的类型不同的类型的晶体管。
7.第一至第三晶体管中的每一个可以是氧化物晶体管，并且第四晶体管可以是多晶硅晶体管。
8.显示装置可以进一步包括顺序地设置在基板上的缓冲层和栅绝缘层。第一至第四绝缘层可以顺序地设置在栅绝缘层上。
9.显示装置可以进一步包括设置在第一绝缘层上的第一至第三导电图案。第一至第三导电图案可以彼此间隔开。当在平面上观察时，第一导电图案可以与第一晶体管重叠。当在平面上观察时，第二导电图案可以与第二晶体管重叠。当在平面上观察时，第三导电图案可以与第三晶体管重叠。
10.第一晶体管的第一栅电极、第二晶体管的第二栅电极、第三晶体管的第三栅电极以及第一扫描线和第二扫描线可以设置在第三绝缘层上。第四晶体管的第四栅电极可以设置在栅绝缘层上。第二晶体管的第二栅电极可以电连接到第二导电图案，并且第三晶体管的第三栅电极可以电连接到第三导电图案。
11.第一晶体管可以包括设置在第二绝缘层上的第一有源图案。第一栅电极可以设置
在第三绝缘层上。第一电极和第二电极可以分别与第一有源图案的两个端部接触。第一导电图案可以电连接到第一晶体管的第一电极和第二电极中的每一个。
12.显示装置可以进一步包括存储电容器，存储电容器包括设置在第一绝缘层上的下电极以及与下电极重叠的上电极，其中第二绝缘层和第三绝缘层介于下电极与上电极之间。下电极可以与第一导电图案提供为一体，并且上电极可以与第一栅电极提供为一体。如本文所使用的，短语“提供为一体”应理解为两个元件被连续地形成单个元件的意思。
13.显示装置可以进一步包括通过去除第三绝缘层的在第一晶体管的第一栅电极与第一导电图案之间的一部分而形成的、暴露第二绝缘层的一部分的开口。当在平面上观察时，开口可以与第一晶体管的第一栅电极和第一导电图案重叠。
14.参考电压线、数据线和电源线可以设置在第四绝缘层上。
15.显示装置可以进一步包括设置在第四绝缘层上的连接线。连接线可以将第三晶体管和发光元件彼此电连接。
16.显示装置可以进一步包括设置在连接线之上的钝化层。发光元件可以包括设置在钝化层上的第一电极。发光元件的第一电极可以通过接触孔电连接到连接线。发射层可以设置在发光元件的第一电极上。第二电极可以设置在发射层上。
17.当在平面上观察时，电源线可以与第一晶体管重叠。
18.显示装置可以进一步包括设置在栅绝缘层上的下电极以及设置在第四绝缘层上的上电极。上电极可以通过顺序地穿过第一至第四绝缘层的第一接触孔电连接到下电极。
19.第一晶体管的第一栅电极可以设置在下电极与上电极之间。第一导电图案可以设置在下电极与第一栅电极之间。
20.当在平面上观察时，下电极、第一导电图案、第一栅电极和上电极可以彼此重叠。
21.显示装置可以进一步包括顺序地设置在第四绝缘层上的第一钝化层和第二钝化层以及设置在第四绝缘层上的第一连接线。第一连接线可以将第三晶体管和发光元件彼此电连接。
22.参考电压线可以设置在第四绝缘层上，并且数据线和电源线可以设置在第一钝化层上。
23.显示装置可以进一步包括设置在第一钝化层上的桥接图案。桥接图案可以与数据线和电源线中的每一个间隔开。桥接图案可以通过穿过第一钝化层的接触孔电连接到第一连接线。
24.发光元件可以包括设置在第二钝化层上的第一电极，发光元件的第一电极通过穿过第二钝化层的接触孔电连接到桥接图案。发射层可以设置在发光元件的第一电极上。第二电极可以设置在发射层上。
25.显示装置可以进一步包括位于数据线与第一晶体管的第一栅电极之间的屏蔽构件。屏蔽构件可以设置在第四绝缘层上。
26.第四晶体管可以包括设置在缓冲层上的第四有源图案。第四栅电极可以设置在栅绝缘层上。第一电极和第二电极可以分别与第四有源图案的两个端部接触。第一电极和第二电极中的一个可以通过设置在第四绝缘层上的第二连接线电连接到电源线。
27.屏蔽构件可以通过顺序地穿过栅绝缘层以及第一至第四绝缘层的接触孔连接到一个电极，以电连接到电源线。可以将施加到电源线的驱动电源传输到屏蔽构件。
28.屏蔽构件可以电连接到第一晶体管的第一电极和第二电极中的一个。
29.当在平面上观察时，参考电压线可以在一个方向上延伸，并且当在平面上观察时，数据线和电源线可以平行于参考电压线延伸。
30.当在平面上观察时，数据线可以设置在参考电压线与电源线之间。
31.当在平面上观察时，电源线可以设置在参考电压线与数据线之间。
32.电源线可以覆盖第一晶体管，并且当在平面上观察时，可以覆盖第二晶体管和第三晶体管中的每一个的至少一部分。
33.一种显示装置包括设置在基板上的多个像素。多个像素中的每一个包括发光元件。第一扫描线和第二扫描线设置在像素中的每一个中，第一扫描线和第二扫描线分别施加第i(其中，i为正整数)扫描信号和第i+1扫描信号。数据线设置在像素中的每一个中以施加数据信号。电源线设置在像素中的每一个中以施加驱动电源。参考电压线设置在像素中的每一个中以施加参考电压。第一晶体管控制发光元件的电流，第一晶体管是氧化物晶体管。屏蔽构件设置在数据线与第一晶体管之间。第二晶体管连接在数据线与第一晶体管的第一栅电极之间，第二晶体管由第i扫描信号导通，第二晶体管是氧化物晶体管。第三晶体管连接在参考电压线与第一晶体管的第一电极之间，第三晶体管由第i+1扫描信号导通，第三晶体管是氧化物晶体管。第四晶体管连接在电源线与第一晶体管的第二电极之间，第四晶体管在发射控制信号被供应给发射控制线时截止，第四晶体管是多晶硅晶体管。
34.当在平面上观察时，电源线可以覆盖第一晶体管的一部分。
附图说明
35.由于通过参考以下结合附图考虑时的详细描述，本公开变得更好理解，因此将容易获得本公开及其许多附带方面的更加完整的理解。
36.在附图中，为了清楚图示，可能夸大了尺寸。将理解，当元件被称为在两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或多个居间元件。在整个公开和附图中，相同的附图标记可以指代相同的元件，在附图中：
37.图1是示出根据本公开的实施例的显示装置的平面图；
38.图2是示出图1中所示的显示装置中的像素和驱动单元的实施例的框图；
39.图3是示出图2中所示的像素当中的一个像素中包括的部件的电连接关系的实施例的电路图；
40.图4是示意性地示出图2中所示的一个像素的平面图；
41.图5是沿图4中所示的线a
‑
a’截取的截面图；
42.图6是沿图4中所示的线b
‑
b’截取的截面图；
43.图7是示意性地示出根据本公开的实施例的一个像素的平面图；
44.图8是示意性地示出根据本公开的实施例的一个像素的平面图；
45.图9是沿图8中所示的线c
‑
c’截取的截面图；
46.图10是沿图8中所示的线d
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d’截取的截面图；
47.图11是示意性地示出根据本公开的实施例的一个像素的平面图；
48.图12是沿图11中所示的线e
‑
e’截取的截面图；
49.图13是沿图11中所示的线f
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f’截取的截面图；
50.图14是示意性地示出根据本公开的实施例的一个像素的平面图；
51.图15是沿图14中所示的线g
‑
g’截取的截面图；
52.图16是沿图14中所示的线h
‑
h’截取的截面图；
53.图17是示意性地示出根据本公开的实施例的一个像素的平面图；
54.图18是示意性地示出根据本公开的实施例的一个像素的平面图；
55.图19是沿图18中所示的线i
‑
i’截取的截面图；并且
56.图20是沿图18中所示的线j
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j’截取的截面图。
具体实施方式
57.在描述附图中图示的本公开的实施例中，为了清楚起见，采用了特定术语。然而，本公开不旨在限于如此选择的特定术语，并且应理解，每个特定元件包括以类似方式操作的所有技术等同物。
58.在整个说明书和附图中，相同的附图标记可以指代相同的元件。在附图中，为了清楚起见，可能夸大了某些线、层、部件、元件或特征的厚度。将理解，尽管本文可使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开，并不旨在表示元件布置的顺序。因此，下面讨论的“第一”元件也可以被称为“第二”元件，而不脱离本公开的教导。如本文所使用的，单数形式旨在也包括复数形式，除非上下文另有明确说明。
59.应进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除存在和/或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合。此外，诸如层、区域、基板或板的元件被放置在另一元件“上”或“上方”的表达不仅表示该元件“直接”放置在另一元件“上”或“就”在另一元件“上方”的情况，还表示在该元件与另一元件之间插入又一元件的情况。类似地，诸如层、区域、基板或板的元件被放置在另一元件“下面”或“下方”的表达不仅表示该元件“直接”放置在另一元件“下面”或“就”在另一元件“下方”的情况，还表示在该元件与另一元件之间插入又一元件的情况。
60.在下文中，将参考附图详细描述本公开的实施例以及为使本领域技术人员容易理解本公开的内容所需的项目。
61.图1是示出根据本公开的实施例的显示装置的平面图。
62.参考图1，根据本公开的实施例的显示装置可以包括基板sub、设置在基板sub上的像素pxl、设置在基板sub上并且驱动像素pxl的驱动单元以及连接像素pxl和驱动单元的线单元。
63.基板sub可以包括显示区域da和非显示区域nda。
64.显示区域da可以是用于显示图像的像素pxl被设置在其中的区域。
65.非显示区域nda可以是用于驱动像素pxl的驱动单元以及连接像素pxl和驱动单元的线中的一些线被设置在其中的区域。在非显示区域nda内可能没有设置像素pxl。
66.显示区域da可以具有各种形状。例如，显示区域da可以被提供为各种形状，例如，包括直线边的闭合多边形、包括弯曲边的圆形、椭圆等以及包括直线边和弯曲边的半圆形、半椭圆等。当显示区域da包括多个区域时，每个区域也可以被提供为各种形状，例如，包括
直线边的闭合多边形和包括弯曲边的圆形、椭圆形等。在本公开的实施例中，作为示例，描述显示区域da被提供为具有包括直线边的四边形形状的一个区域的情况。
67.非显示区域nda可以设置在显示区域da的至少一侧。在示例中，非显示区域nda可以至少部分地围绕显示区域da的周围。
68.像素pxl可以设置在基板sub的显示区域da中，并且可以连接到线。像素pxl中的每一个是用于显示图像的最小单位，并且可以提供为多个。
69.像素pxl中的每一个可以包括发射白光和/或彩色光的发光元件以及用于驱动发光元件的像素电路。像素电路可以包括连接到发光元件的至少一个晶体管。每个像素pxl可以发射红色、绿色和蓝色当中的任何一种颜色的光，但是本公开不必限于此。例如，每个像素pxl可以发射青色、品红色、黄色和白色当中的一种颜色的光。
70.像素pxl可以被提供为多个，并且可以沿在第一方向dr1上延伸的行以及在与第一方向dr1交叉的第二方向dr2上延伸的列布置。像素pxl的布置形式不特别地限于该布置，并且像素pxl可以以各种形式布置。
71.驱动单元通过线单元将信号提供给每个像素pxl，并且因此可以控制每个像素pxl的驱动。为了便于描述，在图1中省略了线单元。线单元将在后面描述。
72.驱动单元可以包括通过扫描线将扫描信号传输到像素pxl的扫描驱动器sdv、通过发射控制线将发射控制信号传输到像素pxl的发射驱动器edv、通过数据线将数据信号传输到像素pxl的数据驱动器ddv以及时序控制器。时序控制器可以控制扫描驱动器sdv、发射驱动器edv和数据驱动器ddv。
73.在本公开的实施例中，扫描驱动器sdv、发射驱动器edv和数据驱动器ddv可以设置在基板sub的非显示区域nda中。如果需要，可以改变扫描驱动器sdv、发射驱动器edv和/或数据驱动器ddv的位置。
74.图2是示出图1中所示的显示装置中的像素和驱动单元的实施例的框图。
75.参考图1和图2，根据本公开的实施例的显示装置可以包括像素pxl、驱动单元和线单元。
76.驱动单元可以包括扫描驱动器sdv、发射驱动器edv、数据驱动器ddv和时序控制器tc。
77.在图2中，为了便于描述，设置了扫描驱动器sdv、发射驱动器edv、数据驱动器ddv和时序控制器tc的位置。当实现实际的显示装置时，扫描驱动器sdv、发射驱动器edv、数据驱动器ddv和时序控制器tc可以设置在显示装置中的其他位置。
78.像素pxl中的每一个可以包括发光的发光元件以及用于驱动发光元件的像素电路。像素电路可以包括用于驱动发光元件的至少一个晶体管。像素pxl中的每一个可以通过使用像素电路来实时补偿对应像素pxl的电特性变化。
79.线单元可以包括设置在显示区域da中的、用于将数据电压(或数据信号)从驱动单元施加到像素pxl的数据线dl1至dlm、用于将扫描信号施加到像素pxl的扫描线s1至sn、用于将发射控制信号施加到像素pxl的发射控制线e1至en以及用于感测像素pxl的电特性的参考电压线。在一些实施例中，可以将两个或更多个扫描信号施加到每个像素pxl。
80.像素pxl可以设置在显示区域da中。当从对应的扫描线供应扫描信号时，可以从对应的数据线向每个像素pxl供应数据信号。被供应有数据信号的对应像素pxl可以控制从通
过电源线pl施加的第一驱动电源elvdd经由发光元件流到第二驱动电源elvss的电流的量。像素pxl中的每一个可以连接到参考电压线，并且可以通过参考电压线将初始化电源vint(或参考电压)施加到对应的像素pxl。稍后将参考图3描述参考电压线。
81.扫描驱动器sdv可以响应于来自时序控制器tc的第一栅控制信号gcs1将扫描信号施加到扫描线s1至sn。例如，当扫描驱动器sdv顺序地将扫描信号供应给扫描线s1至sn时，像素pxl可以以水平线为单位顺序地被选择。
82.发射驱动器edv可以响应于来自时序控制器tc的第二栅控制信号gcs2将发射控制信号供应给发射控制线e1至en。例如，发射驱动器edv可以顺序地将发射控制信号供应给发射控制线e1至en。
83.发射控制信号可以具有比扫描信号的宽度宽的宽度。例如，供应给第i(其中i是正整数)发射控制线ei(参见图3)的发射控制信号可以被供应为在至少部分时段内与供应给第i
‑
1扫描线的扫描信号和供应给第i扫描线si的扫描信号两者重叠。
84.如本文中所使用的，短语“第i，其中i是正整数”表示{第1，第2，第3，第4，第5，
……
}的集合，短语“第i
‑
1”表示{第0，第1，第2，第3，第4，
……
}的集合，并且短语“第i+1”表示{第2，第3，第4，第5，第6，
……
}的集合。
85.另外，可以将发射控制信号设置为栅截止电压(例如，高电压)，使得可以截止包括在像素pxl中的晶体管，并且可以将扫描信号设置为栅导通电压(例如，低电压)，使得可以导通包括在像素pxl中的晶体管。
86.数据驱动器ddv可以响应于数据控制信号dcs将数据信号供应给数据线dl1至dlm。供应给数据线dl1至dlm的数据信号可以供应给由扫描信号选择的像素pxl。
87.时序控制器tc可以将基于从外部源供应的时序信号生成的栅控制信号gcs1和gcs2分别供应给扫描驱动器sdv和发射驱动器edv。而且，时序控制器tc可以将数据控制信号dcs供应给数据驱动器ddv。
88.起始脉冲和时钟信号可以包括在栅控制信号gcs1和gcs2中的每一个中。起始脉冲可以控制第一扫描信号或第一发射控制信号的时序。时钟信号可用于移位起始脉冲。
89.源起始脉冲和时钟信号可以包括在数据控制信号dcs中。源起始脉冲可以控制数据的采样起始时间，并且时钟信号可以用于控制数据的采样操作。
90.在用于在产品发布之前或驱动产品的同时测量像素pxl中的每一个的电特性偏差的感测模式下，通过转换从灰度
‑
亮度测量系统接收的测试数据而生成用于感测的数据电压(或数据信号)，并且用于感测的数据电压(或数据信号)通过数据线dl1至dlm供应给感测目标像素pxl。灰度
‑
亮度测量系统感测像素pxl中的每一个的电特性，基于感测结果推导出像素pxl之间的电特性偏差，特别是像素pxl的用于补偿驱动晶体管的阈值电压偏差的补偿值(偏移)，并且将像素pxl的补偿值存储在存储器中或更新预先存储的值。
91.当灰度
‑
亮度测量系统在感测模式下操作时，在感测模式下使用的灰度
‑
亮度测量系统可以电连接到存储器。
92.在正常驱动模式下，当将电源施加到显示装置时，存储器中的补偿值被加载到数据驱动器ddv的内部补偿存储器。数据驱动器ddv可以包括感测单元。感测单元可以在产品发布之前感测像素pxl中的每一个的电特性，例如，感测在老化过程中驱动晶体管的阈值电压，并且可以将感测到的电特性传送到灰度
‑
亮度测量系统。在示例中，在应用的情况下，感
测单元可以通过在产品发布之后在正常驱动模式下感测像素pxl中的每一个的电特性，来实时更新补偿值。然而，本公开不必如此受限。
93.在本公开的实施例中，像素pxl中的每一个可以通过使用外部补偿方法来补偿驱动晶体管的阈值电压。像素pxl可以通过使用内部补偿方法仅补偿电子迁移率和温度偏差。像素pxl可以采样驱动晶体管的阈值电压，并且可以在没有其中阈值电压被补偿的任何时段的情况下，通过使用内部补偿方法来实时补偿驱动晶体管的电子迁移率和温度偏差。因此，本公开可以应用于需要以120hz或更高的帧频执行高速驱动的应用。
94.根据本公开的实施例，显示装置可以包括具有发光元件的至少一个像素、传送第一扫描信号的第一扫描线、传送第二扫描信号的第二扫描线、控制发光元件的第一晶体管、由第一扫描信号控制的第二晶体管、由第二扫描信号控制的第三晶体管、以及第四晶体管。第一至第三晶体管可以是第一类型的，并且第四晶体管可以是与第一类型不同的第二类型的。此外，像素可以进一步包括传送数据信号的数据线、传送驱动电源的电源线和传送参考电压的参考电压线。第二晶体管可以连接在数据线与第一晶体管的第一栅电极之间。第三晶体管可以连接在参考电压线与第一晶体管的第一电极之间。第四晶体管连接在电源线与第一晶体管的第二电极之间，当将发射控制信号供应给发射控制线时，第四晶体管截止。
95.图3是示出图2中所示的像素当中的一个像素中包括的部件的电连接关系的实施例的电路图。
96.在图3中，像素pxl不仅包括包含在图2中所示的像素pxl中的每一个中的部件，而且包括这些部件被提供在其中的区域。
97.参考图1和图3，每个像素pxl可以包括发光元件oled以及电连接到发光元件oled以驱动发光元件oled的像素电路pxc。
98.发光元件oled的阳极可以连接到像素电路pxc。发光元件oled产生具有与从像素电路pxc供应的电流的量相对应的预定亮度的光(或光线)。为此，在显示装置的驱动时段期间，第二驱动电源elvss可以被设置为低于第一驱动电源elvdd的电压的电压。
99.像素电路pxc可以对应于数据信号(或数据电压)，而控制从第一驱动电源elvdd经由发光元件oled流到第二驱动电源elvss的电流的量。为此，像素电路pxc可以包括第一晶体管t1至第四晶体管t4以及存储电容器cst。
100.第一晶体管t1(例如，驱动晶体管)的一个电极可以经由第四晶体管t4连接到被施加第一驱动电源elvdd的电源线pl，并且第一晶体管t1的另一电极可以连接到第二节点n2。第一晶体管t1对应于作为其栅电极的第一节点n1的电压，而控制从第一驱动电源elvdd经由发光元件oled流到第二驱动电源elvss的电流的量。
101.在本公开的实施例中，第一晶体管t1可以是氧化物晶体管。在示例中，第一晶体管t1可以被实现为包括具有低截止电流的氧化物半导体的nmos晶体管。截止电流被理解为在晶体管的截止状态下在晶体管的一个电极与另一电极之间流动的泄漏电流。由于具有低截止电流的薄膜晶体管即使在该薄膜晶体管的截止状态长时，也具有少量的泄漏电流，因此当以低速驱动像素pxl时，该薄膜晶体管可以最小化像素pxl的亮度变化。第一晶体管t1的另一电极可以电连接到由导电材料制成的第一导电图案。第一导电图案可以设置在第一晶体管t1下方，并且可以与第一晶体管t1部分重叠。
102.第二晶体管t2(例如，开关晶体管)可以通过第一节点n1连接到第一晶体管t1的栅
电极并且可以连接到与每个像素pxl连接的第j数据线dlj。第二晶体管t2的栅电极可以连接到与对应像素pxl连接的第i扫描线si。第二晶体管t2由施加到第i扫描线si的第i扫描信号导通，以将从第j数据线dlj传输的数据电压供应给第一节点n1。第二晶体管t2可以包括连接到第j数据线dlj的一个电极和连接到第一节点n1的另一电极。
103.在本公开的实施例中，第二晶体管t2可以是氧化物半导体。在示例中，第二晶体管t2可以被实现为包括具有低截止电流的氧化物半导体的nmos晶体管。第二晶体管t2的栅电极可以连接到由导电材料制成的第二导电图案。第二导电图案可以设置在第二晶体管t2下方，并且可以与第二晶体管t2部分重叠。
104.在静止图像中，根据本公开的实施例的显示装置可以通过降低帧频来以低速驱动像素pxl，以便减小功耗。由于延长了数据更新时段，因此在像素pxl中的每一个中发生泄漏电流，并且因而可能出现闪烁。当像素pxl的亮度周期性地改变时，用户可以识别到闪烁。因此，当具有长截止时段的第二晶体管t2被实现为包括具有低截止电流的氧化物半导体的nmos晶体管时，在低速驱动中减小了泄漏电流，从而最小化闪烁现象。
105.第三晶体管t3(例如，感测晶体管)可以连接在被施加参考电压vref的第j参考电压线rfj与第一晶体管t1之间。例如，第三晶体管t3的一个电极可以连接到第j参考电压线rfj，并且第三晶体管t3的另一电极可以通过第二节点n2连接到第一晶体管t1的另一电极。
106.第三晶体管t3的栅电极可以连接到与对应像素pxl连接的第i+1扫描线si+1。参考电压vref可以是低于第一驱动电源elvdd的电压和/或数据电压的电压，例如，初始化电源vint的电压。在预定的感测时段期间，第三晶体管t3由供应给第i+1扫描线si+1的第i+1扫描信号导通，以电连接第j参考电压线rfj和第一晶体管t1。
107.第三晶体管t3可以操作为将通过第j参考电压线rfj传输的参考电压vref(或初始化电源vint的电压)供应给第二节点n2，或者感测第二节点n2或第j参考电压线rfj的电压或电流。
108.在本公开的实施例中，第三晶体管t3可以是氧化物晶体管。在示例中，第三晶体管t3可以被实现为包括具有低截止电流的氧化物半导体的nmos晶体管。第三晶体管t3的栅电极可以连接到由导电材料制成的第三导电图案。第三导电图案可以设置在第三晶体管t3下方，并且可以与第三晶体管t3部分重叠。
109.在一些实施例中，感测时段可以是其中确定(例如，提取)布置在显示区域da中的像素pxl中的每一个的特性信息(例如，第一晶体管t1的阈值电压等)的时段。在感测时段期间，通过第j数据线dlj和第二晶体管t2将可以导通第一晶体管t1的预定参考电压供应给第一节点n1，或者将每个像素pxl连接到电流源等，使得第一晶体管t1可以导通。另外，通过将第i+1扫描信号供应给第三晶体管t3而导通第三晶体管t3，使得可以将第一晶体管t1连接到第j参考电压线rfj。因此，每个像素pxl的包括第一晶体管t1的阈值电压等的特性信息通过第j参考电压线rfj被提取，以被传输到数据驱动器ddv的感测单元。通过第j参考电压线rfj提取的特性信息可以用于转换图像数据，使得可以补偿像素pxl之间的特性偏差。
110.稍后将参考图4详细描述上述第一至第三导电图案。
111.第四晶体管t4可以连接在电源线pl与第一晶体管t1之间，以响应于发射控制信号而开关电源线pl与第一晶体管t1之间的电流路径。第四晶体管t4的栅电极可以连接到对应的发射控制线，例如，第i发射控制线ei。第四晶体管t4的一个电极可以连接到第一晶体管
t1的一个电极，并且第四晶体管t4的另一电极可以连接到电源线pl。当具有栅截止电压的发射控制信号被供应给第i发射控制线ei时，第四晶体管t4截止，并且在其他情况下导通。在本公开的实施例中，第四晶体管t4可以是多晶硅晶体管。在示例中，第四晶体管t4可以被实现为包括多晶硅半导体的pmos晶体管。
112.存储电容器cst存储数据电压，并且可以连接在第一节点n1与第二节点n2之间。
113.上述像素电路pxc可以通过使用外部补偿方法来补偿作为驱动晶体管的第一晶体管t1的阈值电压，并且可以通过使用内部补偿方法，在每个帧时段内实时补偿第一晶体管t1的元件特性，例如，电子迁移率或温度偏差等。
114.图4是示意性地示出图2中所示的一个像素的平面图。图5是沿图4中所示的线a
‑
a’截取的截面图。图6是沿图4中所示的线b
‑
b’截取的截面图。
115.为了便于描述，在图4中省略了连接到第一晶体管t1和第三晶体管t3的发光元件的图示，但是应当理解，在图示的实施例中仍然存在该元件。
116.在图4至图6中，关于设置于设置在显示区域da中的第i像素行和第j像素列上的一个像素pxl，示出了连接到像素pxl的扫描线si和si+1、第i发射控制线ei、第j参考电压线rfj、第j数据线dlj和电源线pl。
117.为了便于描述，将第i行上的扫描线称为“第一扫描线si”，将第i+1行上的扫描线称为“第二扫描线si+1”，将第i发射控制线ei称为“发射控制线ei”，将第j数据线dlj称为“数据线dlj”，并且将第j参考电压线rfj称为“参考电压线rfj”。
118.另外，在图4至图6中，简化并示出了像素pxl的结构，例如，每个电极被示出为单个电极层的情况和每个绝缘层被示出为单层绝缘层的情况。然而，本公开不必限于此。
119.此外，在本公开的实施例中，两个部件之间的术语“连接”可以包括电连接和物理连接两者。
120.参考图1至图6，根据本公开的实施例的显示装置可以包括基板sub、线单元和像素pxl。
121.基板sub可以包括使光能够从其透过的材料，包括透明绝缘材料。基板sub可以是刚性基板或柔性基板。
122.刚性基板可以包括例如玻璃基板、石英基板、玻璃陶瓷基板和结晶玻璃基板。
123.柔性基板可以包括包含聚合物有机材料的膜基板和塑料基板。例如，柔性基板可以包括聚醚砜(pes)、聚丙烯酸酯(pa)、聚醚酰亚胺(pei)、聚萘二甲酸乙二醇酯(pen)、聚对苯二甲酸乙二醇酯(pet)、聚苯硫醚(pps)、聚芳酯(par)、聚酰亚胺(pi)、聚碳酸酯(pc)、三乙酸纤维素(tac)和/或乙酸丙酸纤维素(cap)。柔性基板可以能够在不遭受诸如破裂的损坏的情况下被弯曲或折曲。
124.应用于基板sub的材料可以具有抵抗显示装置的制造工艺中的高处理温度的抵抗性(或耐热性)。在本公开的实施例中，基板sub的全部或至少一部分可以是柔性的。
125.多个绝缘层和多个导电层可以设置在基板sub上。
126.在本公开的实施例中，绝缘层可以包括例如顺序地堆叠在基板sub上的缓冲层bfl、第一栅绝缘层gi1、第一层间绝缘层ild1和第二层间绝缘层ild2、第二栅绝缘层gi2、第三层间绝缘层ild3以及钝化层psv。
127.导电层可以设置和/或形成在上述绝缘层之间。在本公开的实施例中，导电层可以
包括例如设置在第一栅绝缘层gi1上的第一导电层、设置在第一层间绝缘层ild1上的第二导电层、设置在第二栅绝缘层gi2上的第三导电层以及设置在第三层间绝缘层ild3上的第四导电层。
128.像素pxl中的每一个可以设置在基板sub的显示区域da中包括的像素区域pxa中。
129.像素pxl可以沿在第一方向dr1上延伸的多个像素行以及在第二方向dr2上延伸的与像素行交叉的多个像素列以矩阵形式和/或条纹形式布置在基板sub的显示区域da中，但是本公开不必限于此。在一些实施例中，像素pxl可以以本领域当前已知的各种布置形式提供在基板sub的显示区域da中。
130.线单元可以将信号提供给设置在显示区域da中的像素pxl中的每一个，并且包括扫描线si和si+1、数据线dlj、发射控制线ei、电源线pl和参考电压线rfj。
131.扫描线si和si+1可以在第一方向dr1上延伸。扫描线si和si+1可以包括沿与第一方向dr1交叉的第二方向dr2顺序地布置的第一扫描线si和第二扫描线si+1。
132.可以将对应的扫描信号施加到扫描线si和si+1中的每一条。在示例中，可以将第i扫描信号施加到第一扫描线si，并且可以将第i+1扫描信号施加到第二扫描线si+1。在本公开的实施例中，扫描线si和si+1可以设置和/或形成在第二栅绝缘层gi2上。扫描线si和si+1可以与设置在第二栅绝缘层gi2上的第三导电层相对应。
133.第二栅绝缘层gi2可以是包括无机材料的无机绝缘层。在示例中，第二栅绝缘层gi2可以包括氮化硅(sin
x
)、氧化硅(sio
x
)、氧氮化硅(sio
x
n
y
)和/或诸如氧化铝(alo
x
)的金属氧化物。第二栅绝缘层gi2可以被提供为单层，但是可替代地，可以被提供为包括至少两层的多层结构。当以多层结构提供第二栅绝缘层gi2时，这些层可以由相同的材料形成或由不同的材料形成。第二栅绝缘层gi2可以由氧化硅(sio
x
)制成，并且具有大约200埃至大约3000埃的厚度。在示例中，第二栅绝缘层gi2可以由具有大约1400埃的厚度的氧化硅(sio
x
)制成。然而，本公开不必限于此。在一些实施例中，第二栅绝缘层gi2可以是包括有机材料的有机绝缘层。
134.发射控制线ei可以在第一方向dr1上延伸，并且可以设置在像素pxl中的每一个中。可以将发射控制信号施加到发射控制线ei。发射控制线ei可以设置和/或形成在第一栅绝缘层gi1上，并且可以设置在与扫描线si和si+1的层不同的层中。发射控制线ei可以与设置在第一栅绝缘层gi1上的第一导电层相对应。
135.第一栅绝缘层gi1可以是包括无机材料的无机绝缘层。第一栅绝缘层gi1可以与第二栅绝缘层gi2包括相同的材料，但是本公开不必限于此。在示例中，第一栅绝缘层gi1可以由氧化硅(sio
x
)制成，并且可以具有大约200埃至大约3000埃的厚度。在示例中，第一栅绝缘层gi1可以由具有大约1200埃的厚度的氧化硅(sio
x
)制成。
136.数据线dlj可以在第二方向dr2上延伸。可以将数据电压(或数据信号)施加到数据线dlj。在本公开的实施例中，数据线dlj可以设置和/或形成在第三层间绝缘层ild3上。数据线dlj可以与设置在第三层间绝缘层ild3上的第四导电层相对应。
137.第三层间绝缘层ild3可以是包括无机材料的无机绝缘层。而且，第三层间绝缘层ild3可以被提供为单层或多层结构。在示例中，第三层间绝缘层ild3可以被提供为包括顺序地堆叠的第一子层间绝缘层ild3_1和第二子层间绝缘层ild3_2的多层结构。第一子层间绝缘层ild3_1可以由氧化硅(sio
x
)制成，并且可以具有大约200埃至大约3000埃的厚度。在
示例中，第一子层间绝缘层ild3_1可以由具有大约3000埃的厚度的氧化硅(sio
x
)制成。第二子层间绝缘层ild3_2可以由氧化硅(sio
x
)制成，并且具有大约200埃至大约3000埃的厚度。在示例中，第二子层间绝缘层ild3_2可以由具有大约2000埃的厚度的氧化硅(sio
x
)制成。然而，本公开不必限于此。在一些实施例中，第三层间绝缘层ild3可以被提供为单层，并且可以是包括有机材料的有机绝缘层。
138.参考电压线rfj可以在第二方向dr2上延伸，并且可以与数据线dlj间隔开。可以将参考电压vref施加到参考电压线rfj。参考电压线rfj可以与数据线dlj设置在同一层中，并且可以包括与数据线dlj相同的材料。在本公开的实施例中，参考电压线rfj可以设置和/或形成在第三层间绝缘层ild3上。参考电压线rfj可以与设置在第三层间绝缘层ild3上的第四导电层相对应。
139.电源线pl可以主要沿第二方向dr2延伸，并且可以与数据线dlj间隔开。当在平面上观察时，像素电路pxc可以设置在电源线pl与数据线dlj之间。可以将第一驱动电源elvdd和第二驱动电源elvss中的一个(例如，第一驱动电源elvdd)施加到电源线pl。
140.当在平面上观察时，参考电压线rfj、数据线dlj和电源线pl可以沿第一方向dr1顺序地设置，并且可以彼此间隔开。在示例中，参考电压线rfj可以设置在数据线dlj的一侧，并且电源线pl可以设置在数据线dlj的另一侧。在本公开的实施例中，数据线dlj可以设置在第三层间绝缘层ild3上，以比电源线pl更靠近参考电压线rfj。
141.像素pxl中的每一个可以包括具有像素电路pxc的像素电路层pcl以及具有发光的发光元件oled的显示元件层dpl。
142.为了方便起见，将首先描述像素电路层pcl，并且然后将描述显示元件层dpl。
143.像素电路层pcl可以包括设置在基板sub上的缓冲层bfl、设置在缓冲层bfl上的像素电路pxc以及设置在像素电路pxc之上的钝化层psv。
144.缓冲层bfl可以设置在基板sub上，并且可以防止杂质扩散到像素电路pxc中。缓冲层bfl可以是包括无机材料的无机绝缘层。在示例中，缓冲层bfl可以包括氮化硅(sin
x
)、氧化硅(sio
x
)、氧氮化硅(sio
x
n
y
)和/或诸如氧化铝(alo
x
)的金属氧化物。缓冲层bfl可以被提供为单层，但是可以被提供为包括至少两层的多层结构。当缓冲层bfl以多层结构提供时，这些层可以由相同的材料形成或者由不同的材料形成。在示例中，缓冲层bfl可以被提供为双层，包括由氮化硅(sin
x
)制成并且具有大约500埃至大约1400埃的厚度的第一层以及由氧化硅(sio
x
)制成并且具有大约200埃至大约3000埃的厚度的第二层。然而，本公开不必限于此，并且可以通过考虑基板sub的材料和工艺条件而省略缓冲层bfl。
145.像素电路pxc可以包括设置在缓冲层bfl上的第一晶体管t1至第四晶体管t4以及存储电容器cst。
146.第一晶体管t1(例如，驱动晶体管)可以包括第一栅电极ge1、第一有源图案act1、第一源区se1和第一漏区de1。
147.第一栅电极ge1可以通过第四连接线cnl4连接到第二晶体管t2的第二源区se2。第一栅电极ge1可以设置和/或形成在第二栅绝缘层gi2上。在本公开的实施例中，第一栅电极ge1可以与设置在第二栅绝缘层gi2上的第三导电层相对应，可以与第一扫描线si和第二扫描线si+1设置在同一层中，并且可以包括与第一扫描线si和第二扫描线si+1相同的材料。
148.第四连接线cnl4可以与设置和/或形成在第三层间绝缘层ild3上的第四导电层相
对应。第四连接线cnl4可以与参考电压线rfj、数据线dlj和电源线pl设置在同一层中，并且可以包括与参考电压线rfj、数据线dlj和电源线pl相同的材料。
149.第四连接线cnl4的一端可以通过穿过第三层间绝缘层ild3的第一接触孔ch1连接到第一栅电极ge1。第四连接线cnl4的另一端可以通过顺序地穿过第二栅绝缘层gi2和第三层间绝缘层ild3的第二接触孔ch2连接到第二晶体管t2的第二源区se2。
150.第一有源图案act1、第一源区se1和第一漏区de1中的每一个可以是由多晶硅、非晶硅、氧化物半导体等制成的半导体图案。在示例中，第一有源图案act1、第一源区se1和第一漏区de1可以由氧化物半导体形成。第一有源图案act1、第一源区se1和第一漏区de1可以由具有大约300埃至大约600埃的厚度的氧化物半导体制成，但是本公开不必限于此。氧化物半导体可以包括：包括钛(ti)、铪(hf)、锆(zr)、铝(al)、钽(ta)、锗(ge)、锌(zn)、镓(ga)、锡(sn)和/或铟(in)的氧化物；和/或包括氧化锌(zno)、氧化铟镓锌(ingazno4)、氧化铟锌(zn
‑
in
‑
o)、氧化锌锡(zn
‑
sn
‑
o)、氧化铟镓(in
‑
ga
‑
o)、氧化铟锡(in
‑
sn
‑
o)、氧化铟锆(in
‑
zr
‑
o)、氧化铟锆锌(in
‑
zr
‑
zn
‑
o)、氧化铟锆锡(in
‑
zr
‑
sn
‑
o)、氧化铟锆镓(in
‑
zr
‑
ga
‑
o)、氧化铟铝(in
‑
al
‑
o)、氧化铟锌铝(in
‑
zn
‑
al
‑
o)、氧化铟锡铝(in
‑
sn
‑
al
‑
o)、氧化铟铝镓(in
‑
al
‑
ga
‑
o)、氧化铟钽(in
‑
ta
‑
o)、氧化铟钽锌(in
‑
ta
‑
zn
‑
o)、氧化铟钽锡(in
‑
ta
‑
sn
‑
o)、氧化铟钽镓(in
‑
ta
‑
ga
‑
o)、氧化铟锗(in
‑
ge
‑
o)、氧化铟锗锌(in
‑
ge
‑
zn
‑
o)、氧化铟锗锡(in
‑
ge
‑
sn
‑
o)、氧化铟锗镓(in
‑
ge
‑
ga
‑
o)、氧化钛铟锌(ti
‑
in
‑
zn
‑
o)和/或氧化铪铟锌(hf
‑
in
‑
zn
‑
o)的复合氧化物。
151.当第一有源图案act1、第一源区se1和第一漏区de1由氧化物半导体制成时，可以添加单独的保护层，以保护易受诸如高温的外部环境条件影响的氧化物半导体。第一有源图案act1、第一源区se1和第一漏区de1可以设置在第二层间绝缘层ild2上。
152.第一有源图案act1是与第一栅电极ge1重叠的区域，并且可以是第一晶体管t1的沟道区。当第一有源图案act1被形成得长时，第一晶体管t1的沟道区可以被形成得长。可以加宽施加到第一晶体管t1的栅电压(或栅信号)的驱动范围。因此，可以精细地控制从发光元件oled发射的光(或光线)的灰度值。
153.第一源区se1可以连接到第一有源图案act1的一端。而且，第一源区se1可以连接到第三晶体管t3的第三源区se3。
154.第一漏区de1可以连接到第一有源图案act1的另一端。而且，第一漏区de1可以通过第五连接线cnl5连接到第四晶体管t4的第四漏区de4。
155.如上所述的第一有源图案act1、第一源区se1和第一漏区de1可以设置和/或形成在第二层间绝缘层ild2上。
156.第二层间绝缘层ild2可以是包括无机材料的无机绝缘层。在示例中，第二层间绝缘层ild2可以包括氮化硅(sin
x
)、氧化硅(sio
x
)、氧氮化硅(sio
x
n
y
)和/或诸如氧化铝(alo
x
)的金属氧化物。第二层间绝缘层ild2可以被提供为单层，但是可以被提供为包括至少两层的多层结构。在本公开的实施例中，第二层间绝缘层ild2可以被提供为由氧化硅(sio
x
)制成并且具有大约200埃至大约3000埃的厚度的单层。在示例中，第二层间绝缘层ild2可以被提供为由具有大约3000埃的厚度的氧化硅(sio
x
)制成的单层。然而，本公开不必限于此。在一些实施例中，第二层间绝缘层ild2可以是包括有机材料的有机绝缘层，并且可以被提供为具有至少两层的多层结构。
157.第五连接线cnl5的一端可以通过顺序地穿过第一栅绝缘层gi1、第一层间绝缘层ild1和第二层间绝缘层ild2、第二栅绝缘层gi2以及第三层间绝缘层ild3的第十接触孔ch10连接到第四晶体管t4的第四漏区de4。第五连接线cnl5的另一端可以通过顺序地穿过第二栅绝缘层gi2和第三层间绝缘层ild3的第十一接触孔ch11连接到第一晶体管t1的第一漏区de1。
158.第一导电图案bml1可以设置在第一晶体管t1与基板sub之间。当在平面上观察时，第一导电图案bml1可以与第一晶体管t1重叠。在本公开的实施例中，第一导电图案bml1可以设置和/或形成在第一层间绝缘层ild1上。第一导电图案bml1可以与设置在第一层间绝缘层ild1上的第二导电层相对应。
159.在本公开的实施例中，第一层间绝缘层ild1可以是包括无机材料的无机绝缘层。在示例中，第一层间绝缘层ild1可以包括氮化硅(sin
x
)、氧化硅(sio
x
)、氧氮化硅(sio
x
n
y
)和/或诸如氧化铝(alo
x
)的金属氧化物。第一层间绝缘层ild1可以被提供为单层，但是可替代地，可以被提供为包括至少两层的多层结构。第一层间绝缘层ild1可以被提供为由氮化硅(sin
x
)制成并且具有大约500埃至约1400埃的厚度的单层。在示例中，第一层间绝缘层ild1可以由具有大约1400埃的厚度的氮化硅(sin
x
)制成，但是本公开不必限于此。
160.第一导电图案bml1可以通过顺序地穿过第二层间绝缘层ild2、第二栅绝缘层gi2和第三层间绝缘层ild3的第十三接触孔ch13连接到第一连接线cnl1。
161.第一连接线cnl1可以设置和/或形成在第三层间绝缘层ild3上，并且可以与第一晶体管t1和第一导电图案bml1重叠。在本公开的实施例中，第一连接线cnl1可以与设置在第三层间绝缘层ild3上的第四导电层相对应。第一连接线cnl1可以与参考电压线rfj、数据线dlj和电源线pl等设置在同一层中，并且可以包括与参考电压线rfj、数据线dlj和电源线pl等相同的材料。第一连接线cnl1可以通过顺序地穿过第二栅绝缘层gi2和第三层间绝缘层ild3的第十二接触孔ch12连接到第一晶体管t1的第一源区se1。
162.在本公开的实施例中，第一连接线cnl1可以通过第十二接触孔ch12连接到第一晶体管t1的第一源区se1，并且可以通过第十三接触孔ch13连接到第一导电图案bml1。因此，第一晶体管t1的第一源区se1可以通过第一连接线cnl1连接到第一导电图案bml1。
163.如上所述，当第一导电图案bml1连接到第一晶体管t1的第一源区se1时，可以确保第二驱动电源elvss的摆幅宽度裕度(swing width margin)。可以加宽施加到第一晶体管t1的第一栅电极ge1的栅电压的驱动范围。
164.第二晶体管t2(例如，开关晶体管)可以包括第二栅电极ge2、第二有源图案act2、第二源区se2和第二漏区de2。
165.第二栅电极ge2可以与第一扫描线si提供为一体，以连接到第一扫描线si。第二栅电极ge2可以被提供为第一扫描线si的一部分，或者可以被提供为从第一扫描线si突出的形状。
166.第二有源图案act2、第二源区se2和第二漏区de2中的每一个可以是由多晶硅、非晶硅、氧化物半导体等制成的半导体图案。在示例中，第二有源图案act2、第二源区se2和第二漏区de2可以由未掺杂或掺杂有杂质的氧化物半导体形成。第二有源图案act2、第二源区se2和第二漏区de2可以由具有大约300埃至大约600埃的厚度的氧化物半导体形成。
167.第二有源图案act2、第二源区se2和第二漏区de2可以设置在第二层间绝缘层ild2
上。
168.第二有源图案act2是与第二栅电极ge2重叠的区域，并且可以是第二晶体管t2的沟道区。
169.第二源区se2可以连接到第二有源图案act2的一端。而且，第二源区se2可以通过第四连接线cnl4连接到第一晶体管t1的第一栅电极ge1。
170.第二漏区de2可以连接到第二有源图案act2的另一端。而且，第二漏区de2可以通过顺序地穿过第二栅绝缘层gi2和第三层间绝缘层ild3的第六接触孔ch6连接到数据线dlj。因此，可以将当第二晶体管t2导通时供应给数据线dlj的数据电压(或数据信号)传输到第二漏区de2。
171.第二导电图案bml2可以设置在第二晶体管t2与基板sub之间。当在平面上观察时，第二导电图案bml2可以与第二晶体管t2重叠。第二导电图案bml2可以与第一导电图案bml1设置在同一层中，并且可以包括与第一导电图案bml1相同的材料。在示例中，第二导电图案bml2可以设置在第一层间绝缘层ild1与第二层间绝缘层ild2之间。第二导电图案bml2可以通过第四接触孔ch4连接到第二连接线cnl2。
172.第二连接线cnl2可以与设置和/或形成在第三层间绝缘层ild3上的第四导电层相对应。第二连接线cnl2可以通过顺序地穿过第二层间绝缘层ild2、第二栅绝缘层gi2和第三层间绝缘层ild3的第四接触孔ch4连接到第二导电图案bml2。而且，第二连接线cnl2可以通过穿过第三层间绝缘层ild3的第五接触孔ch5连接到第二晶体管t2的第二栅电极ge2。
173.在本公开的实施例中，第二连接线cnl2可以通过第四接触孔ch4连接到第二导电图案bml2，并且可以通过第五接触孔ch5连接到第二栅电极ge2。因此，第二栅电极ge2可以通过第二连接线cnl2连接到第二导电图案bml2。
174.如上所述，当第二导电图案bml2连接到第二晶体管t2的第二栅电极ge2时，可以将与供应给第二栅电极ge2的电压具有相同电平的电压传输到第二导电图案bml2。当第二导电图案bml2连接到第二晶体管t2的第二栅电极ge2时，可以有利于对作为驱动晶体管的第一晶体管t1的栅电压进行充电。
175.第三晶体管t3可以包括第三栅电极ge3、第三有源图案act3、第三源区se3和第三漏区de3。
176.第三栅电极ge3可以与第二扫描线si+1提供为一体，以连接到第二扫描线si+1。第三栅电极ge3可以被提供为第二扫描线si+1的一部分，或者可以被提供为从第二扫描线si+1突出的形状。
177.第三有源图案act3、第三源区se3和第三漏区de3中的每一个可以是由多晶硅、非晶硅、氧化物半导体等制成的半导体图案。在示例中，第三有源图案act3、第三源区se3和第三漏区de3可以由未掺杂或掺杂有杂质的氧化物半导体形成。第三有源图案act3、第三源区se3和第三漏区de3可以由具有大约300埃至大约600埃的厚度的氧化物半导体形成。
178.第三有源图案act3、第三源区se3和第三漏区de3可以设置在第二层间绝缘层ild2上。
179.第三有源图案act3是与第三栅电极ge3重叠的区域，并且可以是第三晶体管t3的沟道区。
180.第三源区se3可以连接到第三有源图案act3的一端。而且，第三源区se3可以连接
到第一晶体管t1的第一源区se1。
181.第三漏区de3可以连接到第三有源图案act3的另一端。而且，第三漏区de3可以通过顺序地穿过第二栅绝缘层gi2和第三层间绝缘层ild3的第七接触孔ch7连接到参考电压线rfj。
182.第三导电图案bml3可以设置在第三晶体管t3与基板sub之间。第三导电图案bml3可以与设置在第一层间绝缘层ild1上的第二导电层相对应。第三导电图案bml3可以与第一导电图案bml1和第二导电图案bml2设置在同一层中。
183.第三导电图案bml3可以通过顺序地穿过第二层间绝缘层ild2、第二栅绝缘层gi2和第三层间绝缘层ild3的第九接触孔ch9连接到第三连接线cnl3。
184.第三连接线cnl3可以与设置在第三层间绝缘层ild3上的第四导电层相对应。第三连接线cnl3可以通过穿过第三层间绝缘层ild3的第八接触孔ch8连接到第三晶体管t3的第三栅电极ge3。
185.在本公开的实施例中，第三连接线cnl3可以通过第八接触孔ch8连接到第三晶体管t3的第三栅电极ge3，并且可以通过第九接触孔ch9连接到第三导电图案bml3。因此，第三晶体管t3的第三栅电极ge3可以通过第三连接线cnl3连接到第三导电图案bml3。
186.如上所述，当第三导电图案bml3连接到第三晶体管t3的第三栅电极ge3时，可以将与供应给第三栅电极ge3的电压具有相同电平的电压传输到第三导电图案bml3。当第三导电图案bml3连接到第三晶体管t3的第三栅电极ge3时，导通电流增大，并且因此可以增强第三晶体管t3的电特性。
187.第四晶体管t4可以包括第四栅电极ge4、第四有源图案act4、第四源区se4和第四漏区de4。
188.第四栅电极ge4可以连接到发射控制线ei。第四栅电极ge4可以与发射控制线ei提供为一体，以连接到发射控制线ei。第四栅电极ge4可以被提供为发射控制线ei的一部分，或者可以被提供为从发射控制线ei突出的形状。
189.第四有源图案act4、第四源区se4和第四漏区de4可以设置在缓冲层bfl上。
190.第四有源图案act4、第四源区se4和第四漏区de4可以由未掺杂或掺杂有杂质的多晶硅半导体层形成。在示例中，第四源区se4和第四漏区de4可以由掺杂有杂质的多晶硅半导体层形成，并且第四有源图案act4可以由未掺杂有杂质的多晶硅半导体层形成。
191.第四有源图案act4是与第四栅电极ge4重叠的区域，并且可以是第四晶体管t4的沟道区。
192.第四源区se4可以连接到第四有源图案act4的一端。而且，第四源区se4可以通过顺序地穿过第一栅绝缘层gi1、第一层间绝缘层ild1和第二层间绝缘层ild2、第二栅绝缘层gi2以及第三层间绝缘层ild3的第三接触孔ch3连接到电源线pl。
193.第四漏区de4可以连接到第四有源图案act4的另一端。而且，第四漏区de4可以通过第十接触孔ch10、第五连接线cnl5和第十一接触孔ch11连接到第一晶体管t1的第一漏区de1。
194.存储电容器cst可以包括下电极le和上电极ue。
195.下电极le可以与和第一晶体管t1重叠的第一导电图案bml1提供为一体。当下电极le与第一导电图案bml1提供为一体时，下电极le可以被认为是第一导电图案bml1的一个区
域。
196.上电极ue可以设置在下电极le上以与下电极le重叠。加宽上电极ue和下电极le的重叠区域，使得可以增加存储电容器cst的电容。上电极ue可以与第一晶体管t1的第一栅电极ge1提供为一体。当上电极ue与第一栅电极ge1提供为一体时，上电极ue可以被认为是第一栅电极ge1的一个区域。因此，上电极ue可以通过第一接触孔ch1、第四连接线cnl4和第二接触孔ch2电连接到第二晶体管t2的第二源区se2。
197.钝化层psv可以设置在与第四导电层相对应的部件(例如，参考电压线rfj、数据线dlj、电源线pl以及第一连接线cnl1至第五连接线cnl5)之上。
198.钝化层psv可以以包括有机绝缘层、无机绝缘层或设置在无机绝缘层上的有机绝缘层的形式提供。无机绝缘层可以包括氮化硅(sin
x
)、氧化硅(sio
x
)、氧氮化硅(sio
x
n
y
)和/或诸如氧化铝(alo
x
)的金属氧化物。有机绝缘层可以包括使得光能够从其透过的有机绝缘材料。有机绝缘层可以包括例如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和/或苯并环丁烯树脂。在本公开的实施例中，钝化层psv可以包括可以有助于有效平坦化的有机绝缘层，例如聚酰亚胺树脂，并且可以具有大约16000埃的厚度。然而，本公开不必限于此。
199.接下来，将描述显示元件层dpl。
200.显示元件层dpl可以包括发光元件oled和像素限定层pdl。
201.发光元件oled可以包括第一电极ae、第二电极ce以及设置在两个电极ae与ce之间的发射层eml。第一电极ae和第二电极ce中的任何一个可以是阳极电极，并且第一电极ae和第二电极ce中的另一个可以是阴极电极。当发光元件oled是顶部发射有机发光元件时，第一电极ae可以是反射电极，并且第二电极ce可以是透射电极。在本公开的实施例中，作为示例，描述发光元件oled为顶部发射有机发光元件且第一电极ae为阳极电极的情况。
202.第一电极ae可以设置和/或形成在钝化层psv上。第一电极ae可以通过穿过钝化层psv的第十四接触孔ch14连接到第一连接线cnl1。因此，第一电极ae可以通过第一连接线cnl1连接到第一晶体管t1的第一源区se1和第三晶体管t3的第三源区se3。第一电极ae可以包括能够至少部分地反射光的反射层以及设置在反射层的顶部或底部的透明导电层。在示例中，第一电极ae可以以包括由氧化铟锡(ito)制成的下透明导电层、设置在下透明导电层上并由银(ag)制成的反射层和设置在反射层上并且由氧化铟锡(ito)制成的上透明导电层的多层结构提供。下透明导电层可以具有大约50埃的厚度，反射层可以具有大约850埃的厚度，并且上透明导电层可以具有大约70埃的厚度。上面所描述的下透明导电层、反射层和上透明导电层中的至少一个可以连接到第一晶体管t1的第一源区se1和第三晶体管t3的第三源区se3中的每一个。
203.尽管已经在上述实施例中描述了第一电极ae被配置为其中ito/ag/ito顺序地堆叠的多层结构的情况，但是本公开不必限于此。在一些实施例中，第一电极ae可以被配置为由诸如氧化铟锡(ito)的透明金属氧化物制成的单层。
204.像素限定层pdl可以设置在第一电极ae之上。像素限定层pdl可以具有开口，该开口暴露第一电极ae的一部分，例如，第一电极ae的顶表面。像素限定层pdl可以是包括有机材料的有机绝缘层。在示例中，像素限定层pdl可以由聚酰亚胺树脂制成，并且具有大约15000埃至大约16000埃的厚度。然而，本公开不必限于此。
205.发射层eml可以设置在第一电极ae的被开口暴露的顶表面上。第二电极ce可以设置在发射层eml上。
206.发射层eml可以设置在第一电极ae的顶表面上。发射层eml可以具有至少包括光产生层的多层薄膜结构。发射层eml可以包括：用于注入空穴的空穴注入层；具有优异的空穴传输性能的空穴传输层，空穴传输层通过抑制未能在光产生层中结合的电子的移动来增加空穴和电子复合的机会；用于通过注入的电子和空穴的复合而发光的光产生层；用于抑制未能在光产生层中结合的空穴的移动的空穴阻挡层；将电子平稳地传输到光产生层的电子传输层；以及用于注入电子的电子注入层。
207.在光产生层中产生的光的颜色可以是红色、绿色、蓝色和白色中的一种，但是本公开不必限于此。例如，在光产生层中产生的光的颜色也可以是品红色、青色和黄色中的一种。空穴注入层、空穴传输层、空穴阻挡层、电子传输层和电子注入层可以是在彼此相邻的发光区域中连接的公共层。
208.覆盖第二电极ce的薄膜封装tfe可以设置在第二电极ce之上。
209.薄膜封装tfe可以被提供为单层，但是可替代地，可以被提供为多层结构。薄膜封装tfe可以包括覆盖发光元件oled的多个绝缘层。例如，薄膜封装tfe可以包括至少一个无机层和至少一个有机层。例如，薄膜封装tfe可以具有其中无机层和有机层交替地堆叠的结构。在一些实施例中，薄膜封装tfe可以是设置在发光元件oled之上并且通过密封剂与基板sub接合的封装基板。
210.同时，根据本公开的实施例的显示装置可以包括设置在薄膜封装tfe上的触摸感测器。触摸感测器可以设置于在基板sub的图像被发射的方向上的表面上，以接收用户的触摸输入。触摸感测器可以识别通过用户的手或单独的输入装置对显示装置进行的触摸事件。
211.根据上述实施例，在每个像素pxl中，像素电路pxc中包括的晶体管当中的第一晶体管t1至第三晶体管t3以氧化物晶体管实现，使得可以最小化泄漏电流。因此，增强了每个元件的特性，并且因此可以更容易实现高分辨率显示装置。
212.而且，根据上述实施例，第一至第三导电图案bml1、bml2和bml3设置在基板sub与以氧化物晶体管实现的第一晶体管t1至第三晶体管t3之间，使得可以防止第一晶体管t1至第三晶体管t3的元件特性由于引到基板sub的后表面的光而改变。
213.而且，根据上述实施例，当第一导电图案bml1和第一晶体管t1的第一源区se1彼此连接时，第一晶体管t1在初始化时段(或重置时段)中执行漏极同步操作，使得可以有益地缩短初始化时段。此外，确保了第二驱动电源elvss的摆幅宽度裕度，使得可以加宽施加到第一晶体管t1的第一栅电极ge1的栅电压的驱动范围。
214.另外，如上所述，第一导电图案bml1用作存储电容器cst的一个电极，例如，下电极le，使得可以充分确保像素区域pxa的狭窄空间内可以在其中形成存储电容器cst的空间。因此，可以提供一种能够容易实现高分辨率的显示装置。
215.图7是示意性地示出根据本公开的实施例的一个像素的平面图。
216.在图7中，为了方便起见，省略了连接到第一晶体管t1和第三晶体管t3的发光元件oled的图示，但是应当理解，在图示的实施例中仍然存在该元件。
217.除了数据线dlj被设置得比参考电压线rfj更靠近电源线pl之外，图7中所示的像
素具有与图4中所示的像素基本相似的构造。在图7中，将主要描述与上述实施例的那些部分不同的部分，以避免冗长。未在图7中所示的实施例中特别描述的部分遵循上述实施例的那些部分。另外，相同的附图标记可以指代相同的部件，并且相似的附图标记可以指代相似的部件。
218.参考图1至图3以及图7，每个像素pxl可以设置在基板sub的显示区域da中包括的像素区域pxa中。
219.连接到像素电路pxc的扫描线si和si+1、发射控制线ei、参考电压线rfj、数据线dlj和电源线pl可以设置在像素区域pxa中。
220.参考电压线rfj、电源线pl和数据线dlj可以以沿第二方向dr2延伸的形状提供。而且，参考电压线rfj、电源线pl和数据线dlj可以沿第一方向dr1设置，并且可以彼此间隔开。在本公开的实施例中，参考电压线rfj、电源线pl和数据线dlj可以设置在第三层间绝缘层(参见图5中所示的ild3)上，并且可以彼此间隔开。
221.参考电压线rfj可以设置在数据线dlj的一侧且可以与数据线dlj间隔开特定距离，并且电源线pl可以设置在数据线dlj的另一侧且可以与数据线dlj间隔开特定距离。在示例中，数据线dlj与参考电压线rfj之间的距离可以不同于数据线dlj与电源线pl之间的距离。在示例中，数据线dlj与电源线pl之间的距离可以比数据线dlj与参考电压线rfj之间的距离窄。数据线dlj可以被设置得比参考电压线rfj更靠近电源线pl。
222.当在平面上观察时，包括在像素电路pxc中的第一晶体管t1至第三晶体管t3以及存储电容器cst可以设置在参考电压线rfj与数据线dlj之间。在本公开的实施例中，当在平面上观察时，参考电压线rfj和数据线dlj可以彼此间隔开，其中包括在像素电路pxc中的一些部件介于其间。
223.如上所述，与图4中所示的像素pxl相比，当数据线dlj被设置得比参考电压线rfj更靠近电源线pl时，可以进一步确保第一晶体管t1的第一栅电极ge1与数据线dlj之间的距离。因此，可以通过阻挡在第一晶体管t1的第一栅电极ge1与数据线dlj之间形成的垂直电容耦合(例如，寄生电容器)来防止串扰。
224.图8是示意性地示出根据本公开的实施例的一个像素的平面图。图9是沿图8中所示的线c
‑
c’截取的截面图。图10是沿图8中所示的线d
‑
d’截取的截面图。
225.在图8中，为了方便起见，省略了连接到第一晶体管t1和第三晶体管t3的发光元件oled的图示，但是应当理解，在图示的实施例中仍然存在该元件。
226.除了数据线dlj和电源线pl设置在与参考电压线rfj的层不同的层中，并且第一晶体管t1和第三晶体管t3通过桥接图案brp电连接到发光元件oled之外，图8至图10中所示的像素具有与图4中所示的像素基本相似的构造。
227.在图8中，将主要描述与上述实施例的那些部分不同的部分，以避免冗长。未在图8至图10中所示的实施例中特别描述的部分遵循上述实施例的那些部分。另外，相同的附图标记可以指代相同的部件，并且相似的附图标记可以指代相似的部件。
228.参考图1至图3和图8至图10，根据本公开的实施例的显示装置可以包括基板sub、线单元和像素pxl。
229.缓冲层bfl、第一栅绝缘层gi1、第一层间绝缘层ild1和第二层间绝缘层ild2、第二栅绝缘层gi2、第三层间绝缘层ild3、第一钝化层psv1以及第二钝化层psv2可以顺序地堆叠
在基板sub上。而且，设置和/或形成在上述绝缘层之间的多个导电层可以设置和/或形成在基板sub上。
230.在本公开的实施例中，导电层可以包括例如设置在第一栅绝缘层gi1上的第一导电层、设置在第一层间绝缘层ild1上的第二导电层、设置在第二栅绝缘层gi2上的第三导电层、设置在第三层间绝缘层ild3上的第四导电层以及设置在第一钝化层psv1上的第五导电层。
231.每个像素pxl可以设置在基板sub的显示区域da中包括的像素区域pxa中。
232.第一扫描线si和第二扫描线si+1、发射控制线ei、数据线dlj、参考电压线rfj和电源线pl可以设置在像素区域pxa中。
233.当在平面上观察时，第一扫描线si和第二扫描线si+1以及发射控制线ei可以在第一方向dr1上延伸，并且可以沿第二方向dr2布置。第一扫描线si和第二扫描线si+1以及发射控制线ei可以设置在不同的层中。在示例中，第一扫描线si和第二扫描线si+1可以设置在第二栅绝缘层gi2上，并且发射控制线ei可以设置在第一栅绝缘层gi1上。在本公开的实施例中，第一扫描线si和第二扫描线si+1可以与第三导电层相对应，并且发射控制线ei可以与第一导电层相对应。
234.在本公开的实施例中，电源线pl可以包括第一电源线pl1和第二电源线pl2。第一电源线pl1和第二电源线pl2可以主要沿第二方向dr2延伸。第一电源线pl1可以设置和/或形成在第三层间绝缘层ild3上，并且第二电源线pl2可以设置和/或形成在第一钝化层psv1上。第一电源线pl1可以与第四导电层相对应，并且第二电源线pl2可以与第五导电层相对应。第一钝化层psv1可以是与参考图4至图6描述的钝化层psv相同的部件。
235.第一电源线pl1和第二电源线pl2可以通过穿过第三层间绝缘层ild3的第十五接触孔ch15彼此连接。
236.当在平面上观察时，参考电压线rfj、数据线dlj和电源线pl可以主要沿第二方向dr2延伸，并且可以沿第一方向dr1顺序地布置。
237.参考电压线rfj和第一电源线pl1可以设置和/或形成在同一层中，并且数据线dlj和第二电源线pl2可以设置和/或形成在同一层中。在示例中，参考电压线rfj可以设置在第三层间绝缘层ild3上，并且数据线dlj可以设置在第一钝化层psv1上。在本公开的实施例中，参考电压线rfj可以与第四导电层相对应，并且数据线dlj可以与第五导电层相对应。
238.像素pxl中的每一个可以包括具有像素电路pxc的像素电路层pcl以及具有发光元件oled的显示元件层dpl。
239.在本公开的实施例中，像素电路层pcl可以包括设置在基板sub上的缓冲层bfl、设置在缓冲层bfl上的像素电路pxc以及设置在像素电路pxc之上的第一钝化层psv1和第二钝化层psv2。
240.像素电路pxc可以包括第一晶体管t1至第四晶体管t4以及存储电容器cst。而且，像素电路pxc可以包括连接到第一晶体管t1的第一导电图案bml1、连接到第二晶体管t2的第二导电图案bml2和连接到第三晶体管t3的第三导电图案bml3。
241.在第一晶体管t1至第四晶体管t4当中，第一晶体管t1至第三晶体管t3可以以氧化物晶体管实现，并且第四晶体管t4可以以多晶硅晶体管实现。
242.第一晶体管t1可以包括第一栅电极ge1、第一有源图案act1、第一源区se1和第一
漏区de1。第一导电图案bml1可以设置在第一晶体管t1下方。
243.第一导电图案bml1可以与第一晶体管t1重叠。在示例中，第一导电图案bml1可以设置在第一栅电极ge1下方以与第一栅电极ge1重叠。
244.第一栅电极ge1可以与设置在第二栅绝缘层gi2上的第三导电层相对应。第一栅电极ge1可以与第一导电图案bml1重叠，其中至少一个绝缘层介于其间。在示例中，第一栅电极ge1可以与第一导电图案bml1重叠，其中第二层间绝缘层ild2和第二栅绝缘层gi2介于其间。因此，可以在第一栅电极ge1与第一导电图案bml1之间形成由电容耦合引起的电容。
245.在一些实施例中，通过去除第二栅绝缘层gi2的一部分而形成的开口opn可以设置在第一栅电极ge1与第一导电图案bml1之间。可以通过去除设置在第一栅电极ge1和第一导电图案bml1彼此重叠的区域中的部分绝缘层(例如，第二栅绝缘层gi2的一部分)来形成开口opn。如图9和图10中所示，由于通过去除第二栅绝缘层gi2的设置在第一栅电极ge1与第一导电图案bml1之间的部分而形成的开口opn，仅第二层间绝缘层ild2可以被设置在第一栅电极ge1与第一导电图案bml1之间。
246.与第二层间绝缘层ild2和第二栅绝缘层gi2顺序地设置在第一栅电极ge1与第一导电图案bml1之间的情况相比，当仅第二层间绝缘层ild2设置在第一栅电极ge1与第一导电图案bml1之间时，可以缩小第一栅电极ge1与第一导电图案bml1之间的距离。因此，可以进一步增大由形成在第一栅电极ge1与第一导电图案bml1之间的电容耦合引起的电容。
247.另外，第一连接线cnl1可以设置在第一栅电极ge1和第一导电图案bml1彼此重叠的区域上。第一连接线cnl1可以设置在第三层间绝缘层ild3上，并且可以与第一栅电极ge1重叠，其中第三层间绝缘层ild3介于其间。因此，可以在第一栅电极ge1与第一连接线cnl1之间形成由电容耦合引起的电容。
248.如上所述，可以在第一导电图案bml1与第一栅电极ge1(其中第二层间绝缘层ild2介于其间)之间形成电容，并且可以在第一栅电极ge1与第一连接线cnl1(其中第三层间绝缘层ild3介于其间)之间形成电容。在本公开的实施例中，第一导电图案bml1可以是构成存储电容器cst的第一存储电极，第一栅电极ge1可以是构成存储电容器cst的第二存储电极，并且第一连接线cnl1可以是构成存储电容器cst的第三存储电极。
249.第一晶体管t1的第一源区se1可以通过第十二接触孔ch12、第一连接线cnl1和第十三接触孔ch13连接到第一导电图案bml1。在示例中，第一源区se1可以通过顺序地穿过第二栅绝缘层gi2和第三层间绝缘层ild3的第十二接触孔ch12连接到第一连接线cnl1，并且第一连接线cnl1可以通过顺序地穿过第二层间绝缘层ild2、第二栅绝缘层gi2和第三层间绝缘层ild3的第十三接触孔ch13连接到第一导电图案bml1。因此，第一源区se1可以通过第十二接触孔ch12、第一连接线cnl1和第十三接触孔ch13连接到第一导电图案bml1。
250.第一晶体管t1的第一漏区de1可以通过第十一接触孔ch11、第五连接线cnl5和第十接触孔ch10连接到第四晶体管t4的第四漏区de4。
251.第十接触孔ch10至第十三接触孔ch13可以是与参考图4至图6描述的第十接触孔ch10至第十三接触孔ch13基本相同的部件。
252.第一钝化层psv1可以设置在第一连接线cnl1之上。桥接图案brp可以设置在第一钝化层psv1上。在本公开的实施例中，桥接图案brp可以与设置在第一钝化层psv1上的第五导电层相对应。桥接图案brp可以与数据线dlj和第二电源线pl2设置在同一层中，并且可以
包括与数据线dlj和第二电源线pl2相同的材料。桥接图案brp可以与数据线dlj和第二电源线pl2中的每一个间隔开。桥接图案brp可以通过穿过第一钝化层psv1的第十四接触孔ch14连接到第一连接线cnl1。
253.第二钝化层psv2可以设置在桥接图案brp、数据线dlj和第二电源线pl2之上。第二钝化层psv2可以包括与第一钝化层psv1相同的材料。在示例中，第二钝化层psv2可以是可以有助于有效平坦化的、包括有机材料的有机绝缘层。可以选择聚酰亚胺树脂作为有机绝缘层。第二钝化层psv2可以具有大约16000埃的厚度，但是本公开不必限于此。
254.桥接图案brp可以通过穿过第二钝化层psv2的第十七接触孔ch17连接到发光元件oled的第一电极ae。因此，第一电极ae可以通过桥接图案brp和第一连接线cnl1连接到第一晶体管t1的第一源区se1和第三晶体管t3的第三源区se3。
255.例如，由于第一钝化层psv1和第二钝化层psv2的材料特性，上面描述的第十四接触孔ch14和第十七接触孔ch17可以具有比由无机材料制成的无机绝缘层中的接触孔的尺寸相对更大的尺寸。第十四接触孔ch14和第十七接触孔ch17可以具有大于第一接触孔ch1至第十三接触孔ch13以及第十五接触孔ch15和第十六接触孔ch16的尺寸(例如，面积)的尺寸(例如，面积)。
256.第二晶体管t2可以包括第二栅电极ge2、第二有源图案act2、第二源区se2和第二漏区de2。第二导电图案bml2可以设置在第二晶体管t2下方。
257.第二栅电极ge2可以与第一扫描线si提供为一体，并且第二有源图案act2可以与第二栅电极ge2重叠。
258.第二源区se2可以连接到第二有源图案act2的一端。而且，第二源区se2可以通过第二接触孔ch2、第四连接线cnl4和第一接触孔ch1连接到第一晶体管t1的第一栅电极ge1。第一接触孔ch1和第二接触孔ch2可以是与参考图4至图6描述的第一接触孔ch1和第二接触孔ch2基本相同的部件。
259.第二漏区de2可以连接到第二有源图案act2的另一端。而且，第二漏区de2可以通过顺序地穿过第二栅绝缘层gi2和第三层间绝缘层ild3的第六接触孔ch6连接到第六连接线cnl6。第六接触孔ch6可以是与参考图4至图6描述的第六接触孔ch6基本相同的部件。
260.第六连接线cnl6可以通过穿过第一钝化层psv1的第十六接触孔ch16连接到数据线dlj。因此，第二漏区de2可以通过第六接触孔ch6、第六连接线cnl6和第十六接触孔ch16连接到数据线dlj。因此，可以将当第二晶体管t2导通时供应给数据线dlj的数据电压(或数据信号)传输到第二漏区de2。
261.第二导电图案bml2可以通过第四接触孔ch4、第二连接线cnl2和第五接触孔ch5连接到第二晶体管t2的第二栅电极ge2。第四接触孔ch4和第五接触孔ch5可以是与参考图4至图6描述的第四接触孔ch4和第五接触孔ch5基本相同的部件。
262.第三晶体管t3可以包括第三栅电极ge3、第三有源图案act3、第三源区se3和第三漏区de3。第三导电图案bml3可以设置在第三晶体管t3下方。
263.第三栅电极ge3可以与第二扫描线si+1提供为一体，并且第三有源图案act3可以与第三栅电极ge3重叠。
264.第三源区se3可以连接到第三有源图案act3的一端和第一晶体管t1的第一源区se1。
265.第三漏区de3可以连接到第三有源图案act3的另一端。而且，第三漏区de3可以通过第七接触孔ch7连接到参考电压线rfj。第七接触孔ch7可以是与参考图4至图6描述的第七接触孔ch7基本相同的部件。
266.第三导电图案bml3可以通过第九接触孔ch9、第三连接线cnl3和第八接触孔ch8连接到第三晶体管t3的第三栅电极ge3。第八接触孔ch8和第九接触孔ch9可以是与参考图4至图6描述的第八接触孔ch8和第九接触孔ch9基本相同的部件。
267.第四晶体管t4可以包括第四栅电极ge4、第四有源图案act4、第四源区se4和第四漏区de4。
268.第四栅电极ge4可以与发射控制线ei提供为一体，并且第四有源图案act4可以与第四栅电极ge4重叠。
269.第四源区se4可以连接到第四有源图案act4的一端。而且，第四源区se4可以通过第三接触孔ch3连接到第一电源线pl1。第三接触孔ch3可以是与参考图4至图6描述的第三接触孔ch3基本相同的部件。
270.第四漏区de4可以连接到第四有源图案act4的另一端。而且，第四漏区de4可以通过第十接触孔ch10、第五连接线cnl5和第十一接触孔ch11连接到第一晶体管t1的第一漏区de1。
271.同时，在本公开的实施例中，当在平面上观察时，电源线pl可以与像素电路pxc的部分部件(例如，第一晶体管t1的一部分)重叠，以覆盖第一晶体管t1的该部分。如图8中所示，当通过扩展电源线pl的第二电源线pl2来覆盖第一晶体管t1的一部分时，第二电源线pl2可以阻挡在数据线dlj与第一晶体管t1的第一栅电极ge1之间形成的垂直电容耦合。因此，在数据线dlj与第一晶体管t1之间防止串扰，使得可以减少由串扰引起的图像质量缺陷。
272.如上所述，通过由通过去除绝缘层的设置在第一导电图案bml1与第一栅电极ge1之间的一部分而形成的开口opn引起的、形成在第一导电图案bml1与第一晶体管t1的第一栅电极ge1之间的电容耦合，可以进一步增大电容。因此，可以进一步增大每个像素pxl中的存储电容器cst的电容。
273.而且，如上所述，通过扩展电源线pl来覆盖第一晶体管t1，使得可以阻挡在数据线dlj与第一晶体管t1的第一栅电极ge1之间形成的垂直电容耦合。
274.另外，如上所述，第一导电图案bml1用作存储电容器cst的第一存储电极，第一栅电极ge1用作存储电容器cst的第二存储电极，并且第一连接线cnl1用作存储电容器cst的第三存储电极，使得可以充分确保每个像素pxl的像素区域pxa的狭窄空间内可以在其中形成存储电容器cst的空间。因此，可以提供一种能够容易实现高分辨率的显示装置。
275.图11是示意性地示出根据本公开的实施例的一个像素的平面图。图12是沿图11中所示的线e
‑
e’截取的截面图。图13是沿图11中所示的线f
‑
f’截取的截面图。
276.在图11中，为了方便起见，省略了连接到第一晶体管t1和第三晶体管t3的发光元件oled的图示，但是应当理解，在图示的实施例中仍然存在该元件。
277.在图11至图13中，将主要描述与上述实施例的那些部分不同的部分，以避免冗长。未在图11至图13中所示的实施例中特别描述的部分遵循上述实施例的那些部分。另外，相同的附图标记可以指代相同的部件，并且相似的附图标记可以指代相似的部件。
278.参考图1至图3以及图11至图13，根据本公开的实施例的显示装置可以包括基板sub、线单元和像素pxl。
279.多个绝缘层和多个导电层可以设置在基板sub上。
280.在本公开的实施例中，绝缘层可以包括例如顺序地堆叠在基板sub上的缓冲层bfl、第一栅绝缘层gi1、第一层间绝缘层ild1和第二层间绝缘层ild2、第二栅绝缘层gi2、第三层间绝缘层ild3、第一钝化层psv1以及第二钝化层psv2。上述缓冲层bfl、第一栅绝缘层gi1、第一层间绝缘层ild1和第二层间绝缘层ild2、第二栅绝缘层gi2、第三层间绝缘层ild3、第一钝化层psv1以及第二钝化层psv2对应于与参考图4和图8描述的缓冲层bfl、第一栅绝缘层gi1、第一层间绝缘层ild1和第二层间绝缘层ild2、第二栅绝缘层gi2、第三层间绝缘层ild3、第一钝化层psv1以及第二钝化层psv2基本相同的部件，并且因此，将简化它们的描述。
281.导电层可以设置和/或形成在上述绝缘层之间。在本公开的实施例中，导电层可以包括例如设置在第一栅绝缘层gi1上的第一导电层、设置在第一层间绝缘层ild1上的第二导电层、设置在第二栅绝缘层gi2上的第三导电层、设置在第三层间绝缘层ild3上的第四导电层以及设置在第一钝化层psv1上的第五导电层。
282.每个像素pxl可以设置在基板sub的显示区域da中包括的像素区域pxa中。每个像素pxl可以包括具有像素电路pxc的像素电路层pcl和具有发光元件oled的显示元件层dpl。
283.第一扫描线si和第二扫描线si+1、发射控制线ei、参考电压线rfj、数据线dlj和电源线pl可以设置在每个像素pxl被设置在其中的像素区域pxa中。第一扫描线si和第二扫描线si+1、发射控制线ei、参考电压线rfj、数据线dlj以及电源线pl对应于与参考图4和图8描述的第一扫描线si和第二扫描线si+1、发射控制线ei、参考电压线rfj、数据线dlj以及电源线pl基本相同的部件，并且因此，将简化它们的描述。
284.第一扫描线si和第二扫描线si+1可以与设置在第二栅绝缘层gi2上的第三导电层相对应，并且发射控制线ei可以与设置在第一栅绝缘层gi1上的第一导电层相对应。参考电压线rfj可以与设置在第三层间绝缘层ild3上的第四导电层相对应，并且数据线dlj和电源线pl可以与设置在第一钝化层psv1上的第五导电层相对应。
285.像素电路层pcl可以包括设置在基板sub上的缓冲层bfl、设置在缓冲层bfl上的像素电路pxc以及设置在像素电路pxc之上的第一钝化层psv1和第二钝化层psv2。而且，像素电路层pcl可以包括连接到像素电路pxc中包括的部件的第一导电图案bml1至第三导电图案bml3。
286.像素电路pxc可以包括第一晶体管t1至第四晶体管t4以及存储电容器cst。在第一晶体管t1至第四晶体管t4当中，第一晶体管t1至第三晶体管t3可以以氧化物晶体管实现，并且第四晶体管t4可以以多晶硅晶体管实现。而且，在第一晶体管t1至第四晶体管t4当中，第一晶体管t1可以是驱动晶体管。
287.第一晶体管t1可以包括第一栅电极ge1、第一有源图案act1、第一源区se1和第一漏区de1。
288.第一栅电极ge1可以与设置在第二栅绝缘层gi2上的第三导电层相对应。第一栅电极ge1可以与第一扫描线si和第二扫描线si+1设置在同一层中，并且可以包括与第一扫描线si和第二扫描线si+1相同的材料。第一栅电极ge1可以通过穿过第三层间绝缘层ild3的
第二接触孔ch2连接到第四连接线cnl4。
289.在本公开的实施例中，第四连接线cnl4可以与设置在第三层间绝缘层ild3上的第四导电层相对应。第四连接线cnl4可以与参考电压线rfj设置在同一层中，并且可以包括与参考电压线rfj相同的材料。第四连接线cnl4可以通过第二接触孔ch2连接到第一栅电极ge1。而且，第四连接线cnl4可以通过顺序地穿过第二栅绝缘层gi2和第三层间绝缘层ild3的第三接触孔ch3连接到第二晶体管t2的第二源区se2。因此，第一栅电极ge1可以通过第二接触孔ch2、第四连接线cnl4和第三接触孔ch3连接到第二源区se2。
290.第一有源图案act1是与第一栅电极ge1重叠的区域，并且可以是第一晶体管t1的沟道区。第一有源图案act1可以设置在第二层间绝缘层ild2上。
291.第一源区se1可以连接到第一有源图案act1的一端和第三晶体管t3的第三源区se3中的每一个。
292.第一漏区de1可以连接到第一有源图案act1的另一端，并且可以通过第五连接线cnl5连接到第四晶体管t4的第四漏区de4。
293.第五连接线cnl5可以通过顺序地穿过第二栅绝缘层gi2和第三层间绝缘层ild3的第十接触孔ch10连接到第一漏区de1。而且，第五连接线cnl5可以通过顺序地穿过第一栅绝缘层gi1、第一层间绝缘层ild1和第二层间绝缘层ild2、第二栅绝缘层gi2以及第三层间绝缘层ild3的第十一接触孔ch11连接到第四漏区de4。
294.在本公开的实施例中，第一导电图案bml1可以设置在第一晶体管t1下方。因此，第一导电图案bml1可以与第一晶体管t1重叠。在示例中，第一导电图案bml1可以与第一晶体管t1的第一栅电极ge1重叠。
295.第一导电图案bml1可以与设置在第一层间绝缘层ild1上的第二导电层相对应。第一导电图案bml1可以通过顺序地穿过第二层间绝缘层ild2、第二栅绝缘层gi2和第三层间绝缘层ild3的第十五接触孔ch15连接到第一连接线cnl1。第一导电图案bml1可以包括与第一接触孔ch1形成在其中的区域相对应的开口opn。
296.第一连接线cnl1可以与设置在第三层间绝缘层ild3上的第四导电层相对应。第一连接线cnl1可以通过顺序地穿过第二栅绝缘层gi2和第三层间绝缘层ild3的第十四接触孔ch14连接到第一晶体管t1的第一源区se1和第三晶体管t3的第三源区se3。
297.因此，第一导电图案bml1可以通过第十五接触孔ch15、第一连接线cnl1和第十四接触孔ch14连接到第一晶体管t1的第一源区se1和第三晶体管t3的第三源区se3。
298.可以通过穿过第一钝化层psv1的第十六接触孔ch16暴露第一连接线cnl1的一个区域。第一连接线cnl1的被暴露的这一个区域可以通过第十六接触孔ch16连接到设置在第一钝化层psv1上的桥接图案brp。
299.桥接图案brp可以与设置在第一钝化层psv1上的第五导电层相对应。桥接图案brp可以与数据线dlj和电源线pl设置在同一层中，并且可以包括与数据线dlj和电源线pl相同的材料。可以通过穿过第二钝化层psv2的第十八接触孔ch18暴露桥接图案brp的一个区域。桥接图案brp的被暴露的这一个区域可以通过第十八接触孔ch18连接到发光元件oled的第一电极ae。因此，发光元件oled的第一电极ae可以通过第十八接触孔ch18、桥接图案brp、第十六接触孔和第一连接线cnl1，连接到第一晶体管t1的第一源区se1和第三晶体管t3的第三源区se3。
300.同时，在本公开的实施例中，下电极le可以设置在基板sub与第一导电图案bml1之间。下电极le可以与设置在第一栅绝缘层gi1上的第一导电层相对应。下电极le可以与发射控制线ei设置在同一层中，并且可以包括与发射控制线ei相同的材料。下电极le可以与第一导电图案bml1重叠。第一导电图案bml1可以与下电极le重叠，其中第一层间绝缘层ild1介于其间。
301.在本公开的实施例中，下电极le可以通过顺序地穿过第一层间绝缘层ild1和第二层间绝缘层ild2、第二栅绝缘层gi2以及第三层间绝缘层ild3的第一接触孔ch1连接到第四连接线cnl4。由于第四连接线cnl4连接到第二晶体管t2的第二源区se2，并且第二源区se2连接到第一栅电极ge1，因此可以最终将施加到第一栅电极ge1的栅电压(或栅信号)传输到第四连接线cnl4和下电极le。
302.第四连接线cnl4可以设置在第一栅电极ge1上。当在平面上观察时，下电极le、第一导电图案bml1、第一栅电极ge1和第四连接线cnl4可以彼此重叠。
303.第一导电图案bml1可以与下电极le重叠(其中第一层间绝缘层ild1介于其间)，第一栅电极ge1可以与第一导电图案bml1重叠(其中第二层间绝缘层ild2和第二栅绝缘层gi2介于其间)，并且，第四连接线cnl4可以与第一栅电极ge1重叠(其中第三层间绝缘层ild3介于其间)。因此，可以在下电极le与第一导电图案bml1之间形成由电容耦合引起的电容，可以在第一导电图案bml1与第一栅电极ge1之间形成由电容耦合引起的电容，并且可以在第一栅电极ge1与第四连接线cnl4之间形成由电容耦合引起的电容。因此，这些电容可以形成每个像素pxl的存储电容器cst的电容。
304.在本公开的实施例中，下电极le可以是存储电容器cst的第一存储电极，第一导电图案bml1可以是存储电容器cst的第二存储电极，第一栅电极ge1可以是存储电容器cst的第三存储电极，并且第四连接线cnl4可以是存储电容器cst的第四存储电极。
305.第二晶体管t2可以包括第二栅电极ge2、第二有源图案act2、第二源区se2和第二漏区de2。在本公开的实施例中，第二有源图案act2、第二源区se2和第二漏区de2可以设置在第二层间绝缘层ild2上。
306.第二栅电极ge2可以与第一扫描线si提供为一体。第二栅电极ge2可以与设置在第二栅绝缘层gi2上的第三导电层相对应。
307.第二有源图案act2是与第二栅电极ge2重叠的区域，并且可以是第二晶体管t2的沟道区。
308.第二源区se2可以连接到第二有源图案act2的一端，并且可以通过第四连接线cnl4连接到第一晶体管t1的第一栅电极ge1。
309.第二漏区de2可以连接到第二有源图案act2的另一端，并且可以通过顺序地穿过第二栅绝缘层gi2和第三层间绝缘层ild3的第五接触孔ch5连接到第七连接线cnl7。
310.第七连接线cnl7可以与设置在第三层间绝缘层ild3上的第四导电层相对应。第七连接线cnl7可以与参考电压线rfj设置在同一层中，并且可以包括与参考电压线rfj相同的材料。第七连接线cnl7可以通过穿过第一钝化层psv1的第六接触孔ch6连接到数据线dlj。因此，第二漏区de2可以通过第五接触孔ch5、第七连接线cnl7和第六接触孔ch6连接到数据线dlj。因此，可以将施加到数据线dlj的数据电压(或数据信号)传输到第二漏区de2。
311.在本公开的实施例中，第二导电图案bml2可以设置在第二晶体管t2下方。因此，第
二导电图案bml2可以与第二晶体管t2重叠。
312.第二导电图案bml2可以与设置在第一层间绝缘层ild1上的第二导电层相对应。第二导电图案bml2可以通过顺序地穿过第二层间绝缘层ild2、第二栅绝缘层gi2和第三层间绝缘层ild3的第七接触孔ch7连接到第二连接线cnl2。
313.第二连接线cnl2可以通过第七接触孔ch7连接到第二导电图案bml2。而且，第二连接线cnl2可以通过穿过第三层间绝缘层ild3的第八接触孔ch8连接到第二栅电极ge2。因此，第二栅电极ge2可以通过第八接触孔ch8、第二连接线cnl2和第七接触孔ch7连接到第二导电图案bml2。
314.第三晶体管t3可以包括第三栅电极ge3、第三有源图案act3、第三源区se3和第三漏区de3。在本公开的实施例中，第三有源图案act3、第三源区se3和第三漏区de3可以设置在第二层间绝缘层ild2上。
315.第三栅电极ge3可以与第二扫描线si+1提供为一体。第三栅电极ge3可以与设置在第二栅绝缘层gi2上的第三导电层相对应。
316.第三有源图案act3是与第三栅电极ge3重叠的区域，并且可以是第三晶体管t3的沟道区。
317.第三源区se3可以连接到第三有源图案act3的一端，并且可以连接到第一晶体管t1的第一源区se1。
318.第三漏区de3可以连接到第三有源图案act3的另一端，并且可以通过顺序地穿过第二栅绝缘层gi2和第三层间绝缘层ild3的第九接触孔ch9连接到参考电压线rfj。
319.在本公开的实施例中，第三导电图案bml3可以设置在第三晶体管t3下方。因此，第三导电图案bml3可以与第三晶体管t3重叠。
320.第三导电图案bml3可以与设置在第一层间绝缘层ild1上的第二导电层相对应。第三导电图案bml3可以通过顺序地穿过第二层间绝缘层ild2、第二栅绝缘层gi2和第三层间绝缘层ild3的第十二接触孔ch12连接到第三连接线cnl3。
321.第三连接线cnl3可以通过穿过第三层间绝缘层ild3的第十三接触孔ch13连接到第三栅电极ge3。因此，第三栅电极ge3可以通过第十三接触孔ch13、第三连接线cnl3和第十二接触孔ch12连接到第三导电图案bml3。
322.第四晶体管t4可以包括第四栅电极ge4、第四有源图案act4、第四源区se4和第四漏区de4。在本公开的实施例中，第四有源图案act4、第四源区se4和第四漏区de4可以设置在缓冲层bfl上。
323.第四栅电极ge4可以与发射控制线ei提供为一体。第四栅电极ge4可以与设置在第一栅绝缘层gi1上的第一导电层相对应。
324.第四有源图案act4是与第四栅电极ge4重叠的区域，并且可以是第四晶体管t4的沟道区。
325.第四源区se4可以连接到第四有源图案act4的一端，并且可以通过顺序地穿过第一栅绝缘层gi1、第一层间绝缘层ild1和第二层间绝缘层ild2、第二栅绝缘层gi2以及第三层间绝缘层ild3的第四接触孔ch4连接到第六连接线cnl6。
326.第六连接线cnl6可以通过第四接触孔ch4连接到第四源区se4，并且可以通过穿过第一钝化层psv1的第十七接触孔ch17连接到电源线pl。因此，第四源区se4可以通过第四接
触孔ch4、第六连接线cnl6和第十七接触孔ch17连接到电源线pl。因此，可以将施加到电源线pl的第一驱动电源elvdd的电压传输到第四源区se4。
327.第四漏区de4可以连接到第四有源图案act4的另一端，并且可以通过第十一接触孔ch11、第五连接线cnl5和第十接触孔ch10连接到第一晶体管t1的第一漏区de1。
328.在上述实施例中，第四有源图案act4、第四源区se4和第四漏区de4可以设置在每个像素pxl的缓冲层bfl上。在本公开的实施例中，第四有源图案act4、第四源区se4和第四漏区de4中的每一个可以是由多晶硅制成的半导体图案，并且具有大约500埃的厚度。然而，本公开不必限于此。第一栅绝缘层gi1可以设置在第四有源图案act4、第四源区se4和第四漏区de4之上。
329.在上述实施例中，发射控制线ei和下电极le可以设置在每个像素pxl的第一栅绝缘层gi1上。发射控制线ei和下电极le可以与第一导电层相对应。发射控制线ei和下电极le可以由诸如金属的导电材料制成。发射控制线ei和下电极le可以被形成为包括选自由钼(mo)、钨(w)、铝钕(alnd)、钛(ti)、铝(al)、银(ag)及其任何合金或其混合物组成的组中的一种的单层，或者被形成为包括为低电阻材料的钼(mo)、铝(al)和/或银(ag)的双层或多层结构以便降低布线电阻。在本公开的实施例中，发射控制线ei和下电极le可以被提供为包括钼(mo)的单层。然而，发射控制线ei和下电极le的材料不必限于上述实施例。第一层间绝缘层ild1可以设置在发射控制线ei和下电极le之上。
330.彼此间隔开的第一导电图案bml1至第三导电图案bml3可以设置在每个像素pxl的第一层间绝缘层ild1上。第一导电图案bml1至第三导电图案bml3可以与第二导电层相对应。第一导电图案bml1可以包括暴露设置在其下方的第一层间绝缘层ild1的一部分的开口opn。第一导电图案bml1至第三导电图案bml3可以包括与发射控制线ei和下电极le相同的材料，或者可以包括选自作为构成发射控制线ei和下电极le的材料所例举的材料中的至少一种材料。在本公开的实施例中，第一导电图案bml1至第三导电图案bml3可以被提供为由钼(mo)制成的单层。然而，第一导电图案bml1至第三导电图案bml3的材料不必限于上述实施例。第二层间绝缘层ild2可以设置在第一导电图案bml1至第三导电图案bml3之上。
331.第一至第三有源图案act1、act2和act3、第一至第三源区se1、se2和se3以及第一至第三漏区de1、de2和de3可以设置在每个像素pxl的第二层间绝缘层ild2上。第一至第三有源图案act1、act2和act3、第一至第三源区se1、se2和se3以及第一至第三漏区de1、de2和de3可以由氧化物半导体制成。在示例中，第一至第三有源图案act1、act2和act3、第一至第三源区se1、se2和se3以及第一至第三漏区de1、de2和de3可以由氧化铟镓锌(ingazno4)制成。然而，第一至第三有源图案act1、act2和act3、第一至第三源区se1、se2和se3以及第一至第三漏区de1、de2和de3的材料不必限于上述实施例。第二栅绝缘层gi2可以设置在第一至第三有源图案act1、act2和act3、第一至第三源区se1、se2和se3以及第一至第三漏区de1、de2和de3之上。
332.第一扫描线si和第二扫描线si+1以及第一至第三栅电极ge1、ge2和ge3可以设置在每个像素pxl的第二栅绝缘层gi2上。第一扫描线si和第二扫描线si+1以及第一至第三栅电极ge1、ge2和ge3可以与第三导电层相对应。第二栅电极ge2可以与第一扫描线si提供为一体，并且第三栅电极ge3可以与第二扫描线si+1提供为一体。第一扫描线si和第二扫描线si+1以及第一至第三栅电极ge1、ge2和ge3可以包括与发射控制线ei和下电极le相同的材
料，或者可以包括选自作为构成发射控制线ei和下电极le的材料所例举的材料中的至少一种材料。在本公开的实施例中，第一扫描线si和第二扫描线si+1以及第一至第三栅电极ge1、ge2和ge3可以被提供为包括由钛(ti)制成的第一层以及由钼(mo)制成的第二层的双层。然而，第一扫描线si和第二扫描线si+1以及第一至第三栅电极ge1、ge2和ge3的材料不必限于上述实施例。第三层间绝缘层ild3可以设置在第一扫描线si和第二扫描线si+1以及第一至第三栅电极ge1、ge2和ge3之上。
333.参考电压线rfj以及第一连接线cnl1至第七连接线cnl7可以设置在每个像素pxl的第三层间绝缘层ild3上。参考电压线rfj以及第一连接线cnl1至第七连接线cnl7可以与第四导电层相对应。参考电压线rfj以及第一连接线cnl1至第七连接线cnl7可以包括与发射控制线ei和下电极le相同的材料，或者可以包括选自作为构成发射控制线ei和下电极le的材料所例举的材料中的至少一种材料。在本公开的实施例中，参考电压线rfj以及第一连接线cnl1至第七连接线cnl7可以被提供为其中由钛(ti)制成的第一层、由铝(al)制成的第二层和由钛(ti)制成的第三层顺序地堆叠的多层结构。然而，参考电压线rfj以及第一连接线cnl1至第七连接线cnl7的材料不必限于上述实施例。第一钝化层psv1可以设置在参考电压线rfj以及第一连接线cnl1至第七连接线cnl7之上。
334.数据线dlj、电源线pl和桥接图案brp可以设置在每个像素pxl的第一钝化层psv1上。数据线dlj、电源线pl和桥接图案brp可以与第五导电层相对应。数据线dlj、电源线pl和桥接图案brp可以包括与发射控制线ei和下电极le相同的材料，或者包括选自作为构成发射控制线ei和下电极le的材料所例举的材料中的至少一种材料。在本公开的实施例中，数据线dlj、电源线pl和桥接图案brp可以被提供为其中由钛(ti)制成的第一层、由铝(al)制成的第二层和由钛(ti)制成的第三层顺序地堆叠的多层结构。然而，数据线dlj、电源线pl和桥接图案brp的材料不必限于上述实施例。第二钝化层psv2可以设置在数据线dlj、电源线pl和桥接图案brp之上。
335.在本公开的实施例中，当在平面上观察时，电源线pl可以与第一晶体管t1部分重叠，以覆盖第一晶体管t1的一部分。当通过扩展电源线pl来覆盖第一晶体管t1的一部分时，电源线pl可以阻挡在数据线dlj与第一晶体管t1的第一栅电极ge1之间形成的垂直电容耦合。因此，在数据线dlj与第一晶体管t1之间防止串扰，使得可以减少由串扰引起的图像质量缺陷。
336.如上所述，通过彼此重叠的下电极le、第一导电图案bml1、第一栅电极ge1和第四连接线cnl4(其中至少一个绝缘层介于其间)，可以进一步确保每个像素pxl中的存储电容器cst的电容。因此，可以更稳定地驱动每个像素pxl。
337.而且，如上所述，第一导电图案bml1、第一栅电极ge1和第四连接线cnl4中的每一个用作存储电容器cst的一个电极，使得可以充分确保像素区域pxa的狭窄空间内可以在其中形成存储电容器cst的空间。因此，可以提供一种能够容易实现高分辨率的显示装置。
338.图14是示意性地示出根据本公开的实施例的一个像素的平面图。图15是沿图14中所示的线g
‑
g’截取的截面图。图16是沿图14中所示的线h
‑
h’截取的截面图。
339.在图14中，为了方便起见，省略了连接到第一晶体管t1和第三晶体管t3的发光元件oled的图示，但是应当理解，在图示的实施例中仍然存在该元件。
340.除了屏蔽构件sdl设置在第一晶体管t1与数据线dlj之间之外，图14至图16中所示
的像素可以具有与图11中所示的像素的构造基本相同的构造。
341.在图14至图16中，将主要描述与上述实施例的那些部分不同的部分，以避免冗长。未在图14至图16中所示的实施例中特别描述的部分遵循上述实施例的那些部分。另外，相同的附图标记可以指代相同的部件，并且相似的附图标记可以指代相似的部件。
342.参考图1至图3和图14至16，根据本公开的实施例的显示装置可以包括基板sub、线单元和像素pxl。
343.每个像素pxl可以设置在基板sub的显示区域da中包括的像素区域pxa中。
344.第一扫描线si和第二扫描线si+1、发射控制线ei、参考电压线rfj、数据线dlj和电源线pl可以设置在每个像素pxl被设置在其中的像素区域pxa中。
345.第一扫描线si和第二扫描线si+1可以与设置在第二栅绝缘层gi2上的第三导电层相对应，并且发射控制线ei可以与设置在第一栅绝缘层gi1上的第一导电层相对应。参考电压线rfj可以与设置在第三层间绝缘层ild3上的第四导电层相对应，并且数据线dlj和电源线pl可以与设置在第一钝化层psv1上的第五导电层相对应。
346.每个像素pxl可以包括具有像素电路pxc的像素电路层pcl和具有发光元件oled的显示元件层dpl。
347.像素电路层pcl可以包括缓冲层bfl、下电极le、第一晶体管t1至第四晶体管t4以及第一导电图案bml1至第三导电图案bml3。而且，像素电路层pcl可以包括在设置在第一晶体管t1至第四晶体管t4中的每一个中的部件之间设置的绝缘层。
348.在第一晶体管t1至第四晶体管t4当中，第一晶体管t1至第三晶体管t3可以以氧化物晶体管实现，并且第四晶体管t4可以以多晶硅晶体管实现。
349.在本公开的实施例中，如图14中所示，屏蔽构件sdl可以设置在数据线dlj与第一晶体管t1之间。当在平面上观察时，屏蔽构件sdl可以与数据线dlj的至少一部分重叠，但是本公开不必限于此。
350.屏蔽构件sdl可以与设置在第三层间绝缘层ild3上的第四导电层相对应。屏蔽构件sdl可以与参考图11至图13描述的参考电压线rfj以及第一连接线cnl1至第七连接线cnl7设置在同一层中，并且包括与参考电压线rfj以及第一连接线cnl1至第七连接线cnl7相同的材料。
351.屏蔽构件sdl可以通过顺序地穿过第一栅绝缘层gi1、第一层间绝缘层ild1和第二层间绝缘层ild2、第二栅绝缘层gi2以及第三层间绝缘层ild3的第十九接触孔ch19连接到第四晶体管t4的第四源区se4。
352.第四源区se4可以通过第四接触孔ch4、第六连接线cnl6和第十七接触孔ch17连接到电源线pl。屏蔽构件sdl可以通过第十九接触孔ch19、第四源区se4、第四接触孔ch4、第六连接线cnl6和第十七接触孔ch17连接到电源线pl。因此，可以将施加到电源线pl的第一驱动电源elvdd的电压传输到屏蔽构件sdl。
353.可以将用作存储电容器cst的一个电极的第一晶体管t1的第一栅电极ge1形成为宽的，以便确保每个像素pxl中的存储电容器cst的电容。当第一栅电极ge1的区域变宽时，第一栅电极ge1与数据线dlj之间的距离可能变近。可能在第一栅电极ge1与数据线dlj之间形成垂直电容耦合(例如，寄生电容器)，并且可能发生其中施加到第一栅电极ge1的栅电压(或栅信号)根据施加到数据线dlj的数据电压(或数据信号)的变化而改变的串扰现象。
354.在本公开的实施例中，屏蔽构件sdl设置在数据线dlj与部分部件(例如，第一晶体管t1的第一栅电极ge1)之间，使得可以最小化数据线dlj与第一栅电极ge1之间的垂直电容耦合。因此，可以防止通过数据线dlj传输的数据电压(或数据信号)与施加到第一晶体管t1的第一栅电极ge1的栅电压(或栅信号)之间的干扰。
355.图17是示意性地示出根据本公开的实施例的一个像素的平面图。
356.在图17中，为了方便起见，省略了连接到第一晶体管t1和第三晶体管t3的发光元件oled的图示，但是应当理解，在图示的实施例中仍然存在该元件。
357.除了屏蔽构件的位置改变之外，图17中所示的像素可以具有与图14中所示的像素的构造基本相同的构造。在图17中，将主要描述与上述实施例的那些部分不同的部分，以避免冗长。未在图17中所示的实施例中特别描述的部分遵循上述实施例的那些部分。另外，相同的附图标记可以指代相同的部件，并且相似的附图标记可以指代相似的部件。
358.参考图1至图3和图17，每个像素pxl可以设置在基板sub的显示区域da中包括的像素区域pxa中。
359.连接到像素电路pxc的扫描线si和si+1、发射控制线ei、参考电压线rfj、数据线dlj和电源线pl可以设置在像素区域pxa中。
360.在本公开的实施例中，屏蔽构件sdl可以设置在数据线dlj与像素电路pxc的部分部件(例如，第一晶体管t1)之间。屏蔽构件sdl可以设置在数据线dlj与第一晶体管t1的第一栅电极ge1之间。
361.在本公开的实施例中，屏蔽构件sdl可以与第一连接线cnl1提供为一体，以连接到第一连接线cnl1。当屏蔽构件sdl与第一连接线cnl1提供为一体时，屏蔽构件sdl可以被认为是第一连接线cnl1的一个区域。
362.第一连接线cnl1可以通过顺序地穿过第二栅绝缘层gi2和第三层间绝缘层ild3的第十四接触孔ch14连接到第一晶体管t1的第一源区se1和第三晶体管t3的第三源区se3。因此，可以将施加到第一晶体管t1的第一源区se1和第三晶体管t3的第三源区se3的电压传输到第一连接线cnl1。如上所述，由于屏蔽构件sdl与第一连接线cnl1提供为一体，因此可以将施加到第一晶体管t1的第一源区se1和第三晶体管t3的第三源区se3的电压传输到屏蔽构件sdl。
363.当屏蔽构件sdl设置在数据线dlj与第一晶体管t1的第一栅电极ge1之间时，可以最小化数据线dlj与第一栅电极ge1之间的垂直电容耦合。
364.图18是示意性地示出根据本公开的实施例的一个像素的平面图。图19是沿图18中所示的线i
‑
i’截取的截面图。图20是沿图18中所示的线j
‑
j’截取的截面图。
365.在图18中，为了方便起见，省略了连接到第一晶体管t1和第三晶体管t3的发光元件oled的图示，但是应当理解，在图示的实施例中仍然存在该元件。
366.除了数据线dlj和电源线pl的位置改变之外，图18至图20中所示的像素可以具有与图11中所示的像素的构造基本相同的构造。在图18至图20中，将主要描述与上述实施例的那些部分不同的部分，以避免冗长。未在图18至图20中所示的实施例中特别描述的部分遵循上述实施例的那些部分。另外，相同的附图标记可以指代相同的部件，并且相似的附图标记可以指代相似的部件。
367.参考图1至图3和图18至图20，每个像素pxl可以设置在基板sub的显示区域da中包
括的像素区域pxa中。
368.扫描线si和si+1、发射控制线ei、参考电压线rfj、数据线dlj和电源线pl可以设置在像素区域pxa中。而且，第一晶体管t1至第四晶体管t4、第一导电图案bml1至第三导电图案bml3、下电极le和第一连接线cnl1至第七连接线cnl7可以设置在像素区域pxa中。
369.当在平面上观察时，参考电压线rfj、电源线pl和数据线dlj可以主要沿第二方向dr2延伸，并且可以沿第一方向dr1顺序地布置。在本公开的实施例中，参考电压线rfj可以设置在与数据线dlj和电源线pl的层不同的层中。在示例中，参考电压线rfj可以与设置在第三层间绝缘层ild3上的第四导电层相对应，并且数据线dlj和电源线pl可以与设置在第一钝化层psv1上的第五导电层相对应。
370.当在平面上观察时，参考电压线rfj、电源线pl和数据线dlj可以彼此间隔开。电源线pl可以位于参考电压线rfj与数据线dlj之间。在本公开的实施例中，电源线pl可以与部分部件(例如，第一晶体管t1的第一栅电极ge1)重叠以覆盖第一栅电极ge1。在本公开的实施例中，电源线pl可以覆盖第二晶体管t2和第三晶体管t3中的每一个的至少一部分。
371.在每个像素pxl被设置在其中的像素区域pxa中，当参考电压线rfj、电源线pl和数据线dlj沿第一方向dr1顺序地布置时，数据线dlj与像素电路pxc的部分部件(例如，第一晶体管t1)之间的距离可能变得更远。
372.当数据线dlj与第一晶体管t1之间的距离变得更远并且第一晶体管t1被电源线pl覆盖时，施加到第一晶体管t1的栅电压(或栅信号)受施加到数据线dlj的数据电压(或数据信号)的变化的影响可能较少。因此，可以通过阻挡在数据线dlj与第一晶体管t1之间形成的垂直电容耦合(例如，寄生电容器)来最小化由串扰引起的图像质量缺陷。
373.根据本公开，可以提供一种显示装置，其中确保了第一电极和第二电极(其中绝缘层介于其间)的重叠区域，并且确保了存储电容器的电容，使得可以更有效地实现高分辨率显示装置。
374.此外，根据本公开，可以提供一种显示装置，其中屏蔽构件设置在用于传输数据信号的数据线与驱动晶体管之间，使得最小化数据线与驱动晶体管之间的寄生电容，从而最小化驱动晶体管的信号根据数据信号的变化的变化以及由驱动晶体管的信号变化引起的垂直串扰。
375.本文已经公开了实施例，并且尽管采用了特定术语，但是它们仅以一般的和描述的意义来使用和解释，并且它们不必限制本公开的实施例。在一些情况下，如在提交本技术时将会对本领域普通技术人员来说显而易见的，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用，除非另外具体指出。因此，本领域技术人员将会理解，可以作出形式和细节上的各种改变，而不背离本公开的精神和范围。