专利名称：视频插入处理系统的制作方法
技术领域：
本发明涉及以多路独立信息源为基础的处理、产生及合并多重图象用的体系结构和方法。
具体地讲，本发明公开了一种体系结构和方法，它为并行处理通道创造条件以支持独立处理多重图象的产生。本发明还提供了一种结构和方法，它能使这些多重结果图象按逐个象素地合并，而且不影响或降低该并行处理通道的性能。
计算机技术的一个领域由于提高了处理能力且降低了造价从而已经具有重要意义，这个领域便是“多种介质”(multimedia)领域。多种方式涉及到协调地显示从各种不同源来的图形和/或各种原文图象在显示器上的问题。这些源可以包括全运动的实况视频，从另一个图形子系统来的RGB(红、绿、兰)视频源，可含有诸如等值线图或医疗图象信息的各项目的信息数据库，或者是可以提供声纳或雷达信息的一个前端处理子系统。从每个源收到的信息能够用于建立单一图象或多重图象。从每个源收到的信息可以在被显示之前要求不同的处理电平。
从不同源来的多重图象的产生和处理的问题之一就是没有适当的明确的方法或结构。产生和处理这些多路源时常会存在不能被一个单一的处理通道所支持的种种性能要求。例如对于完全运动的视频和声纳显示的修改两者的实时要求不会被一个单一的处理通道所完成。因为许多显示图象。例如声纳显示，是在整段时间集成的，所以它们需要连续地处理。这就意味着声纳显示不会被显示，而它仍然要求同样的处理量。
还有，没有适当的明确的方法或结构来确定这些多重产生的图象应当怎样地合并成一个单一的显示图象。通常，这些图象或者相继地被显示，被分配到屏幕的不同部分处，或者在某些情况下它们彼此重叠起来。如果这些图象重叠，则它们通常被限制成矩形区域，一般称为“窗口(window)”。在大多数情况下，多重图象合并的复杂性会直接影响该系统的整个图形性能。
固此期望提供一种用于独立地并同时地处理和显示多重图形图象的体系结构和方法。还期望有一种方法用于当存在一个以上图象时确定一个视频图象的哪些象素获得显示。
所以，本发明的一个目的就是提供一种体系结构和方法用于处理、产生和合并多重图象。
本发明的再一个目的是提供一种体系结构和方法用于逐个象素地合并各图象而不影响系统性能。
本发明的另一个目的是提供一个体系结构和方法，它用于处理並行处理通道中的图形图象。
这些目的，以及其它明显的特征，通过视频插入处理系统(VIPS)结构来实现，该结构对图形处理提供一个模数的和並行途径。利用一组图形模块芯组能满足一个宽范围的图形处理要求。利用提供支持独立图形通道的能力，对每组附加的图形通道其性能可被增加N倍。利用独立图形通道还提高了系统满足实时响应要求的能力。该结构的模块性质允许当需要时容易提高。
该VIPS结构的关键是将图象从多帧缓冲器合并到一个单个显示图象的能力。这个最终图象就是根据象素优先权选择每个象素源的结果，这就提供各图形系统具有图形复盖、下垫、合并和隐藏的能力而与与形状或大小无关。并行流水线的方法对VIPS结构提供了从不同图形通道在逐个象素的基础上产生合并多重图象的能力，并不降低整个系统的性能。
图1是一个典型的图形显示系统的方框图;
图2是显示器存储器的示意代表图;
图3是视频输入处理系统的基本方框图;
图4是加倍缓冲器的VIPS实施的方框图;
图5是具有复盖的加倍缓冲器的VIPS实施的方框图;
图6是帧插入缓冲器的方框图;
图7是表示在合并过程中图象数据流程的方框图;
图8是一个复式DIP实施的方框图;
图9是包括NTSC视频处理的VIPS的方框图。
本发明的最佳实施例是结合到一台计算机系统中，该系统利用了工业标准VME和VSB总线，阐述VME和VSB总线不属于本发明范围，並且更多的信息可从下述出版物中获得，即VME总线技术规范手册，修订版C.1，1985年10月，以及VSB技术规范手册，修订版C，1986年11月，两者皆可从Motorola公司获得。VME和VSB的主要功能便是提供高速数据传输总线，它能用于系统之间的联系。
图1的方框图表示一个典型的图形处理系统。图形系统10一般分割成4个独立部分並由功能块12、14、16和18来代表。主存储器12负责发送图形命令到显示产生通道，该通道包括14、16、18和19。发送图形命令到显示产生通道的电平根据应用来定。发布的图形命令可存在于公知的高级显示语言中，例如GKS、PHIGS或基本图形原语，主处理器12控制该系统全部图形流程。根据装入和系统的要求，单一主处理器12可以处理多个应用，或者有多个主处理器而每个处理一件应用。在最佳实施例中，主处理器12是一个CPV-3A处理器，可从Radstone工艺技术公司买到。
显示接口处理器14负责主存储器12和显示产生通道之间的联系。它还负责处理显示产生通道中一个及以上应用的命令，显示接口处理器14翻译从主处理器12来的图形指令。它响应这些指令而执行通用的和面向图象的计算。根据这些计算，显示接口处理器14修改和操作在显示存储器16中的一个图形图象，它还能产生或接收视频同步信号以维持屏幕的更新。显示存储器16对将在显示监视器19上显示的图象的每个象素保持一个值。被保持的每个值的范围将取决于显示存储器16的深度“Z”。该深度Z可以在各图形系统之间变化。显示存储器的深度是该显示器存储器支持的位平面的数目。每位平面将具有该显示监视器19的X、Y位尺寸作为最小值。在位平面中每个位包含该显示监视器上显示的部分图象。每个象素的值沿着显示存储器16的Z方向存储着。存取一个具有的X、Y象素值时，所有的位平面都並行存取，故在每个平面中可取得或修改相应的X、Y位值。图2示出显示存储器16的示意表示，在此例中，在X方向有X个象素，Y方向有Y个象素，以及Z表示位平面数或显示存储器的深度。
返回参照图1，数-模转换器(DAC)18是由取显示存储器16的数字输出並对换这些数字输入成为红、绿和兰的模拟信号的逻辑所构成，这些信号激励显示监视器19，该DAC18还可以激励该系统的视频定时。
视频输入处理系统的基本配置如图3所示。主处理器12负责发送图形命令到该显示产生通道中的一个或以上的显示接口处理器14。到该显示产生通道的接口是在VSB总线303上，它在主处理器12和显示产生通道之间提供一个专用总线。发生在这路总线上的通信不影响或不受VME总线304上的总线通信的影响。VSB总线302允许在每个VSB总线上设置多个主导装置。在VIPS中主处理器12的性能可以用一个较高性能的模块代替或外加並行的附加处理器。
如上所述，该显示器接口处理器14对该系统提供一个可编程图形的工具。它接受从主处理器12通过VSB总线302来的指令。显示接口处理器(DIP)14翻译、执行並响应于这些主指令，根据这些指令，该DIP14将更新和操作保持在它的显示存储器中的各数字图象。可根据该系统的需要，在该系统中设置多个DIP模块14。此DIP设计还可支持多个显示存储器。除更新和操作显示存储器中的各图象以外，该DIP14还根据系统视频定时维持外部视频同步，该定时是由数-模转换器18产生的。
帧插入缓冲器(FIB)模块310起显示存储器16的作用，用于VIPS的显示产生通道。FIB模块310在系统中的数目取决于应用的要求和设在每个FIB310模块上的存储器数量。FIB310的最低要求就是对显示监视器19上的每个象素产生一个值(图1)。
FIB310提供两个接口。第一个接口支持从DIP14中存取以为。DIP模块存取FIB310提供一个通道;第二个接口用于支持通过DAC18更新显示监视器19的屏幕。
数-模转换器18为整个系统产生视频定时。有关在屏幕更新期间产生所用信息的在显示产生通道上的所有元件将保持同步。根据这个定时，有关在屏幕更新期间产生所用信息在显示产生通道内的所有元件保持在同步。在屏幕更新期间，DAC18接受一个数字象素数据流，该数据流代表被显示的图象。该数字象素数据流是系统中所有的FIB合并的结果。收到的每个象素将是某些数目的位深度(bitdeep)。这个值必须被转换成三个亮度电平，用于产生红、绿和兰模拟信号，以为显示监视器之用。这是由将该象素经过一个颜色查表法即CLT来实现的，实质上它是三个随机存取存储器(RAM)。这三个RAM各自专用于红、绿或是兰色模拟信号。在亮度转换以后，DAC利用这些值产生模拟信号。该DAC18联系到VME总线304上，以便它能被任一主处理器12所访问。
在许多应用中，要求双缓冲器以便消除闪烁。当大量象素值在正显示于监视器上的图象内要加以移动时就会发生闪烁。双缓冲器还被用来模拟监视器上图象中的瞬时变化。例如，假定一个图的图象当时存在于图4的FIB＃1400中並且被显示在一个监视器上。该图的图象利用监视器的全屏幕尺寸並要求FIB400的全深度。然后主处理器12发布将该图向下卷到一个新位置的指令。由于大量的数据，如果DIP14试图修改FIB＃1400内的图象，则监视器上的图象就可能出现闪烁。然而，如果DIP14首先在FIB＃2402中建立新图的图象，随后将该监视器输入从FIB＃1400转换到FIB＃2402，则在监视器上的更新将呈现为暂时的，这就要求显示产生通道能够选择在产生该图象中DAC18使用哪个FIB。
例如，如果要求在图的图象的顶端显示目标信息，並且该图的图象取FIB的全深度，那么就需要另一个FIB模块404来维持该目标信息，如图5所示，在屏幕更新的时候，该系统只得选择活动的图的图象和目标信息以建立一个单一图象。尽管在图的图象之间的选择是在FIB基础上执行的，在目标图象和图的图象之间的选择则必须在逐个象素的基础上进行。因为目标位置可以连续地更新/运动。所以在图的图象或目标图象之间的象素选择必定在屏幕更新的周期期间发生。如果在FIB＃3404中的一个象素等于零，那么在图的图象中相应的象素应该被显示。如果在FIB＃3中的一个象素不等于零，则从目标图象来的象素应被显示。如前所述，这个应用需要合并以便既执行用于图的图象的帧缓冲器的选择又执行逐个象素地合并以包括该目标信息。
现在叙述合并图象的步骤。在某些应用中，一个单一的FIB不会提供足够的位平面以无损的方式来支持的期望的图象。当这种情况发生时，图象必须逐个象素的基础上确定。在前面的例中，一个具有目标信息的FIB缓冲器总是复盖在其它包含有该图的图象的FIB之上的。放在图象之上或之下要求在合并这两个FIB输出的期间象素的选择要在逐个象素的基础上进行。
此外，如果一个象素的值等于零，如上述简单的复盖的例子，则象素选择的基础一定会超出检验的范围之外。对付这个问题一个方法就是对图象中的每个象素值赋与一个优先权。然后，用这个优先权值确定哪些象素将被显示在显示监视器上，分配优先权值的算法决定于具体的应用和FIB模块的设计。
如图6所示，每个FIB模块803包括一个帧缓冲器804，本地图象缓冲器805，象素合并缓冲器806，优先权分配缓冲器807，象素输出接口800和一个象素输入接口802。在合并的过程中，对每个本地图象的一个具体(X、Y)位置的每一象素的各优先权将进行比较，对于一个具体(X、Y)位置，具有最高优先权值的象素可以覆盖在较低优先权的所有象素之上並被显示在显示监视器上。如果在两个不同的本地图象805中处于同一(X、Y)位置的两个象素具有同等优先权，则包含在距DAC较近的FIB模块中的本地图象被显示。
如上所述，从多个FIB模块来的各本地图象必须在某些点处合并，随着FIB模块数目的增加，合并就变得更加复杂，显然，用于执行8个FIB系统在一个点上的合并的I/O和逻辑的总量将是不适宜的。VIPS体系结构给合并这些本地图象在一起提供了唯一的方法，VIPS将此合并分布到各个FIB模块上。在每个FIB模块上，该FIB将执行在其本地图象805和一个从象素输入接口8802来的外部图象之间的合并。该输入的外部图象在高度、宽度和深度方面等价于本地图象。它也具有赋给每个相似于本地图象的每个象素的优先权。该FIB将从本地图象805来的象素(X、Y)的优先权与输入的外部图象的象素(X、Y)优先权根据与应用相关的算法进行比较，所选择的各象素及它们相关联的优先权的组合将合并而产生一个输出的外部图象，该图象的高度、宽度和深度等价于本地图象者。外部图象被存储于象素合并缓冲器806中。
现参照图7描述UIPS合并过程。在开始屏幕更新时，具有最高ID900的FIB开始移出它的本本地图象，这个本地图象在它被送到下个FIB902时保持完整不变，因为它的外部图象是禁止的。FIB902将其本地图象与从FIB900来的外部图象合并，假定它用两个时钟周期来传送象素数据，也即本地图象，从FIB900传到FIB902。如果FIB900和FIB902起始在同一时间移出象素数据，则FIB900的象素(X、Y+2)将与FIB902的象素(X、Y)做比较。由于在每个FIB执行比较时所引起的两个时钟周期的延迟，每个FIB必须推迟产生它的本地图象的几个时钟周期，对于一个8FIB系统，该延迟等于(7-FIBID)×2。凭借执行这个延迟，每个FIB将其本地图象的象素(X、Y)与输入的外部图象的象素(X、Y)进行合并。
一个可能的合并过程之例，具有覆盖于窗口图象＃2之上的窗口图象＃1相关的所有象素将被赋予最高优先权。如果随后又期望窗口图象＃2覆盖在窗口图象＃1上，窗口图象＃2的优先权将被增加並且窗口＃1的优先权将被减小。在屏幕更新期间，从窗口图象＃2来的象素选择超过从窗口图象＃1来的象素。在所有这些图象中，背景或无用象素也被赋予一个优先权水平，这些象素应在覆盖模式中分配以最低的优先权。这将允许这两个窗口图象的全部活动象素被显示。
如果在一个具体应用中要隐藏一个图象，则该图象的优先权可被降到另一FIB模块的各背景图象以下。这就造成另一FIB模块的背景图象覆盖在要隐藏的图象之上。
利用上述合并技术，造成的屏幕更新是根据优先权模式在逐个象素的基础上合并各FIB模块的输出而组成的。借助于对一个FIB中的每个象素指定一个优先权值，该合并将使各图象可以置于其它各图象之下或之上，与该图象位于哪个FIB无关。通过对每个个别象素指定优先权，一个图象可认为是一个单一的光标或线，或者它可以是整个的帧缓冲器。
VIPS结构的许多系统方面是高度应用相关的，决定于FIB的数量、所要求的优先权水平的数目以及用于每个FIB上的。显示存储器的数量。包括在任何FIB上的显示存储器的数量不变限制。但是该FIB必须能够建立一个本地图象，该图象将支持系统屏幕在高、宽和象素深度方面的分辨率参数。该本地图象实际上是在屏幕更新期间产生的数字象素位流。象素数据被移出该帧缓冲器M条线，M是在显示监视器上的看得见的线的数目。每线由N列组成，N是在显示监视器上看得见的列的数目，象素值必须针对在显示监视器上的全部M×N个象素位置来产生，这个象素位流或本地图象当它被涉及到时，在大多数图形系统中它通常就直接地转到RAMDAC或D/A转换器。
在一个单一FIB结构中，输出的外部图象会直接地传到DAC模块18以作D/A转换。输入的外部图象可被强迫到零或停用。因此，整个本地图象将被传到DAC模块以被显示。如果一个附加的FIB780加到该系统，如图6所示，它的输出外部图象782将馈送到原来的FIB803的输入外部图象802。如果其它的多个FIB被加上，则它们以同样方式进行连接，该FIB本身提供的所需硬体以合并FIB的本地图象805与输入的外部图象，以及输出一个被传送到DAC或另一个FIB模块的结果图象。由于合适地利用各优先权，FIB的位置不限制它的本地图象在系统模式是置于之上或之下中的位置。
因此DAC控制何时发生本地图象的产生，即象素数据的移位，所以它必须知道该系统中FIB的最大数目，如果DAC要求开始接受本地图象在时钟周期T处，则它必须请求在时钟周期T-(2MAX+2)处产生本地图象，其中MAX是在该系统中FIB的最大号(＃)数。这样就有足够的时间用于使各本地图象流经一个FIB模块。为了使VIPS系统合适地执行，它不需增加系统中可能的最多数目的FIB，但是需要各FIB的ID必须从最低开始而逐步上升。例如，对于一个系统所界定的FIB的最大数目是8和聚集的FIB的数目是6，则用于聚集的FIB的ID应为从0到5的范围。各FIBID还必须是连续的，不能被分割。这个特性确实允许FIB加到链上或从链中删除，包括在链的终端发生的所有的附加或删除。
DAC以及至少所有FIB的一部分都必须保持同步。必须保持与DAC同步的这部分FIB是合乎产生本地图象及合并一个输入的外部图象与本地图象的逻辑。但是它不要求更新和修改FIB的帧缓冲器的DIP保持与DAC同步。为了支持这些在帧缓冲器上的非同步要求，采用多个VRAM来构成帧缓冲器。VRAM可被视为一个双接口设备。它由一个DRAM接口和一串行数据寄存器接口组成。该VRAM提供的特性是，允许在DRAM中任一行之间的数据传输从或到该串行数据寄存器。数据一旦转换到串行数据寄存器，DRAM接口和串行数据寄存器接口两者就能同时且非同步地相互访问。这就允许本地图象产生逻辑正在访问该串行数据寄存器接口的同时而DIP访问DRAM接口。
虽然DIP处理器不必须保持与DAC同步，但是它负责在适当的时间把DRAM激励到串行数据寄存器的转换。为了使它合适地执行这些转换，DIP图形处理器必须监视HSYNG、VSYNC和一项视频时钟信号，这些信号是建立在显示器CRT的定时基础上的。FIB模块将接收这些从DAC来的信号。FIB将根据如上所述的各FIB模块ID将这些信号延迟一些时钟周期，並将它们传送到DIP模块。
传送到DAC模块的最终结果图象是从每个FIB模块来的所有本地图象的一个组合。限定在这个最终图象中的这些象素值就是被用于产生传送到显示监视器上的RGB视频信号。因此，在产生本地图象中，所有的FIB模块必须应用同一色表来转换数字象素值成为模拟信号。换言之，如果FIB＃1和FIB＃2要去显示红色，则本地图象中的象素值对于两个FIB都应是同一数值。在今日许多应用的D/A转换器中，有一个颜色检查表(CLT)用于将象素值翻译成红、兰、绿模拟信号各自用的颜色强度。这就允许在最终图象象素值和在显示监视器上看到的实际颜色之间执行单一的翻译。在8位深度象素基础上产生一个本地图象的一个系统将提供256个单值可用的颜色。当这个8位值被送到一个RAMDAC时，它通过3个单独的CLT翻译成3个8位值。这3个8位值将驱动3个D/A转换器产生红、绿、兰模拟信号。
假定一个FIB包含8位平面在其帧缓冲器中，並且一位平面用于光标以及其它7位平面用于数据。如果一位在该光标位平面中被激活，则其它7位实质上是“不处理”。这就是说随同8位平面可能的256个颜色值之中仅有129个颜色值将被产生。这种情况是假设一个单一颜色用于与其它7位平面无关的光标，以及128个颜色在光标位平面不激活时用于数据图象。将此模式对换成实际颜色值可以在RAMDAC中的DAC处获得，但是它将限制该系统的有效颜色到129个，如果在同一系统中的一个不同的FIB中，则两个图象被保持在一单一个帧缓冲器中每个利用4位平面，並且RAMDAC被用于转换各象素值成为实际颜色值，那么这在具有光标和数据图象的FIB和具有等于4位图象的FIB之间的颜色翻译中是一个矛盾。
可以采取的其它方法並不像CLT方法那样贵，但它们不那么灵活或通用。例如，假定FIB保持7位图象和1位光标的情况。因为较低的7位不影响光标的颜色，而不是传送原来的8位，一个固定的8位模式能被强使代表所期望的光标颜色。这仍然限制那个具体的FIB产生可能的129个颜色，但是允许有用系统颜色的数目维持在256个。这就把这个具体应用中的颜色翻译从RAMDAC转移到支持着该应用的FIB。
本地图象的产生和对本地图象中每个象素分配优先权的算法也是高度地应用相关。一个方法是关于赋给一整体窗口或帧缓冲器中一个激活图象以一个单一优先权基本的。帧缓冲器的无用部分或背景可置于不同的优先权。基本的算法是，如果象素值是零，则该象素被赋予背景优先权;如果该象素不是零，则该象素被赋予帧缓冲器优先权。在本例中这就暗示为，从单一FIB产生的本地图象仅具有两个水平的优先权。在大多数应用中，这是合适的。
如果需要提高图形处理的能力和速度，该结构可按图8所示实施，具有一个第二显示接口处理器600。这个将使系统的图形处理效能加倍，只要该应用可以分割以用于分布式处理。两个不同的FIB400和402也用优先权模式进行处理。
另一个附加到上述结构的可以是一个NTSC(标准广播视频)加到数字转换上，如图9所示。这个可用于目视观察一个具体目标。NTSC加加到数字转换器需要一个专用的图形处理通道以满足实时更新要求。根据视频输入700建立的数字图象可装配在一个专用的帧缓冲器702中。因为该数字化的图象是连续地被更新，不影响系统中任一其它的图象处理也不受其影响，没有建立或装配显示该数字化图象所需的时间。该数字化图象将根据它被指定的优先权瞬时地出现或消失。
在一个模拟的环境中，可能需要在Z座标上维持中的256水平。例如，一辆坦克出现逐渐通过一个森林。该森林或风景将出现在一个帧缓冲器中，其中风景的每幅图象根据其深度位置具有不同的优先权。该坦克的图象被保持在另一个帧缓冲器中，该坦克图象将根据其相对的深度位置改变它的优先权。这就意味着，维持风景图象的FIB能产生一个本地图象，它具有从0到255范围的多个象素优先权。上述这两种方法可看作是两个极端情况，有一些中间情况，它们能利用VIPS的灵活性。
由FIB模块支持的另一特性是一个小窗口(Pass-Thru)方式，这使得FIB模块可以阻止它的本地图象与输入的外部图象合并，输入的外部图象将不被修改地通过FIB模块。这个附加特性在加倍缓冲的时候是很有用的。借助于这个特性，它可减少该系统所需的优先权水平的数目要求。它还可在图形处理器正在帧缓冲器中建立一个图象的同时隐藏一幅图象。在图象完成后，一旦该小窗口方式停用则该图象能立即出现在显示监视器上。
由VIPS提供的另一优点是一种用于存储一些或所有的被显示的图象而不影响显示产生通道的性能的方法，有时称之为透明的硬烤贝(THC)。该THC模块将接受和DAC18相同的数字象素数据流，这个数字数据流代表显示在系统监视器上的实际图象。当该屏幕被更新时，THC能相继地将象素数据存到以后被一个主处理器读出的存储器中，为了补偿在DACCLT中做的任何转化，该CLT可被加在THC中被用来在存储器数据到THC上的RAM时使用，该THC将有一个起动信号去捉住和保持一个单一的帧直到它被再起动为止。然后，各主处理器通过VME总线访问THC模块来读取该图象。使用用于硬烤贝的数字技术就降低该差的可能性。
在结合最佳实施例阐明了本发明的同时，熟悉本技术领域的人们将理解到各种能被做出的修改将离不开本发明的构思和范围。本发明的模块化和灵活的性质能以不同的结构满足各这具体的要求。因此，本发明的范围将仅由附后的权利要求书中所提到的来限定。
权利要求
1.一个视频处理系统，用于将多个图形应用集成到单一视频显示器上，其特征为，主处理器装置，用于根据各种事件来发送各控制指令到一个显示接口处理器；显示接口处理器装置，用于维持视频同步；帧插入缓冲器装置，用于为视频处理系统提供显示存储器和在逐个象素的基础上合并各图象以及数-模转换器装置，用于把代表被显示的视频图象的逐个象素数据转换成驱动一个显示器的模拟信号。
2.如权利要求1所述的系统，其特征为，多个主处理器装置用于从多个源中接收事件。
3.如权利要求1所述的系统，其特征为，多个帧插入缓冲器用于存储代表多个图象的数据。
4.如权利要求1所述的系统，其特征为，多个显示接口处理器装置用于维持视频同步。
5.如权利要求4的所述的系统，其特征为，多个帧插入缓冲器用于存储代表多个图象的数据。
6.如权利要求5所述的系统，其特征为，用于执行逐个象素地合并相对于帧插入缓冲器的数据的装置。
7.用于合并存储在N个帧插入缓冲器中的代表N个图象的数据的方法，其特征为下述步骤提供N个帧插入缓冲器，它的每一个产生一个本地图象;赋给每个本地图象缓冲器中的每个象素以一个优先权号1-N;将本地图象数据从第N个帧缓冲器传送到第N-1个帧缓冲器;将从第N个帧缓冲器来的本地图象数据的优先权与第N-1个帧缓冲器中的本地图象数据的优先权按逐个象素地进行比较;根据优先权的算法合并这两个帧缓冲器来的本地图象数据;分配所合并的数据到下一个帧缓冲器;以及重复这个比较，合并和分配步骤，直到在所有帧缓冲器中的全部数据已被合并为止。
8.如权利要求7所述的方法，其特征为，所述的比较步骤包括逐个象素地比较在帧缓冲器中每行和每列中的每个象素的优先权。
全文摘要
视频插入处理系统(VIPS)体系结构在图形处理方面为系统设计师提供模块化的和并行的方法。利用一组核心图形模块能够满足宽范围的图形处理要求。藉提供支持独立图形通道的能力，对每组附加图形通道性能可增加N倍，利用独立的图形通道还增加满足实时响应要求的系统能力。VIPS结构的关键是合并多帧缓冲器来的图象成单一显示图象。最终图象是根据象素优先权来选择每一象素源的结果。这对图形系统提供图象覆盖、下垫、合并和隐藏的能力而与形状和大小无关。
文档编号G09G5/399GK1072050SQ92111428
公开日1993年5月12日 申请日期1992年10月9日 优先权日1991年10月31日
发明者米切尔·J·布尔海勒 申请人:国际商业机器公司