时调用；
[0044]步骤6:当逻辑画面产生模块6产生所需图案的特征点数据后便将其中一组所需图案的特征点数据送入图像产生控制模块7，图像产生控制模块7根据图像参数转换模块3发出的图像控制信号得到液晶模组水平分辨率、液晶模组垂直分辨率、第一组所需逻辑画面的背景色、第一组所需逻辑画面填充参数，并启动逻辑画面产生模块6产生的图案数据，图像产生控制模块7先形成一幅水平分辨率和垂直分辨率均满足第一组所需逻辑画面的基本参数要求的画面，再将逻辑图案根据逻辑图案的坐标位置放入上述画面中，之后对画面中非图案的区域填充颜色，添加背景色((逻辑图案自身也可以是某种填充形式的图案(如一个矩形边长是某种颜色，内部充满不同颜色的点))，从而形成所需的第一组逻辑画面；
[0045]步骤7:图像产生控制模块7将第一组逻辑画面通过图像存储控制模块8存入DDR存储器模块9 ；
[0046]步骤8:采用与上述步骤5和步骤6同样的方法在图像产生控制模块7中生成所需的第二组逻辑画面；
[0047]步骤9:所述图像参数转换模块3将并将第二组逻辑画面的叠加坐标位置信息、叠加部分颜色处理信息、重叠部分图案处理信息和叠加画面背景色处理信息发送给逻辑画面叠加控制模块4，叠加控制模块4根据上述第二组逻辑画面的叠加坐标位置信息、叠加部分颜色处理信息、重叠部分图案处理信息和叠加画面背景色处理信息对图像产生控制模块7进行操作控制从而对第二组逻辑画面进行相应的调整(如减少边长值、修改原有图案的颜色、删除背景色等操作)并与第一组逻辑画面进行叠加，形成新的叠加逻辑画面，图像产生控制模块7将新的叠加逻辑画面通过图像存储控制模块8存入DDR存储器模块9，DDR存储器模块9中原有的第一组逻辑画面会被新的叠加逻辑画面覆盖，图像存储控制模块8完成新的叠加逻辑画面存储后，图像存储控制模块8发送图像存储状态信号到图像参数转换模块3，图像参数转换模块3则按照上述方式继续进行其它组逻辑画面的叠加，直到所有逻辑画面叠加完整，形成完整叠加逻辑画面；
[0048]步骤10:图像存储控制模块8向图像参数转换模块3发送图像存储状态信号，当图像存储状态信号显示图像存储控制模块8中完整叠加逻辑画面存储完毕后，图像参数转换模块3向RGB画面输出模块10发送图像控制信号，同时，图像参数转换模块3向RGB画面时序产生模块11发送液晶模组图像显示时序信号，RGB画面输出模块10在图像控制信号的控制下根据RGB画面时序产生模块11产生的RGB同步信号(VSYNC(垂直同步)、HSYNC(水平同步信号)、DE(视频数据有效信号))将所要得到某一行中的某一个像素的信息通过RGB画面输出模块10传输给图像存储控制模块8，所述RGB同步信号包括视频帧同步信号、视频行同步信号和视频数据有效信号，图像存储控制模块8则从DDR存储器模块9中取出该像素对应的颜色值，图像存储控制模块8将该对应的颜色值传输给RGB画面输出模块10，RGB画面输出模块10将接收到的对应颜色值和RGB同步信号中的视频数据有效信号同步到一起，从而产生并行的RGB图像信号(RGB图像信号为完整叠加逻辑画面)输出；
[0049]步骤11，多传输链路低电压差分信号传输模块15将并行的RGB图像信号根据上层接口模块I输送过来的LVDS传输编码控制信号进行编码和输出颜色位宽设置，再根据上层接口模块I输送过来的LVDS传输链路数控制信号(单传输链路控制信号、双传输链路控制信号、四个传输链路控制信号、八个传输链路控制信号)进行相应的LVDS传输调制串化处理，使得输出为标准的图像LVDS传输链路信号(完整叠加逻辑画面)在各个对应的传输链路上输出给待测液晶模组5。
[0050]上述技术方案中，所述液晶模组图像显示时序包括图像行前肩、图像行后肩、图像行脉宽、图像行显示刷新频率、图像场前肩、图像场后肩、图像场脉宽和图像场显示刷新频率。
[0051]上述技术方案中，上述所需逻辑画面填充参数包括逻辑画面填充颜色、逻辑画面内部填充方式和逻辑画面外部填充方式。
[0052]上述技术方案的步骤5中，为节省FPGA资源，通过基本逻辑画面功能模块14完成对基本逻辑图案以及逻辑图案变化方式的处理。
[0053]上述技术方案中，所述LVDS传输编码控制信号包括LVDS图像VESA数据输出格式信号、LVDS图像JEIDA数据输出格式信号、模组显示色阶位宽(6bit、8bit、10bit、12bit)控制信号。
[0054]上述技术方案的步骤5中，为节省FPGA资源，对一些基本的图案如显示点、线等，以及简单变化方式处理如单方向渐变等，由于在各种类型或复杂的逻辑画面中经常使用，通过基本逻辑画面功能模块14单独完成对基本逻辑图案以及逻辑图案变化方式的处理，而在实现逻辑画面中先进行调用基本逻辑画面功能模块14，产生所需简单或基本图形，再将其组成所需图案，如先产生直线再用直线形成矩形，或先产生点再用点形成圆形，或先产生所需图案的某个方向的渐变部分画面再将各个部分拼成完整画面。
[0055]为节省FPGA资源，由于在各种类型或复杂的逻辑画面中经常使用，故将其用基本逻辑画面功能模块14单独实现，而在实现逻辑画面中先进行调用基本逻辑画面功能模块14，产生所需简单或基本图形，再将其组成所需图案，如先产生直线再用直线形成矩形，或先产生点再用点形成圆形，或先产生所需图案的某个方向的渐变部分画面再将各个部分拼成完整画面。
[0056]本说明书未作详细描述的内容属于本领域专业技术人员公知的现有技术。
【主权项】
1.一种基于FPGA的逻辑画面叠加装置，它包括上层接口模块(I)、图像参数缓存模块(2)、图像参数转换模块(3)、逻辑画面叠加控制模块(4)、逻辑画面产生模块￠)、图像产生控制模块(7)、图像存储控制模块(8) ,RGB画面输出模块(10) ,RGB画面时序产生模块(11)和多传输链路低电压差分信号传输模块(13); 其中，所述上层接口模块(I)的逻辑画面参数输出端连接图像参数缓存模块(2)的信号输入端，图像参数缓存模块(2)的信号输出端连接图像参数转换模块(3)的逻辑画面缓存参数输入端，所述图像参数转换模块(3)的逻辑画面参数及控制命令输出端分别连接逻辑画面叠加控制模块(4)和逻辑画面产生模块(6)的信号输入端，逻辑画面叠加控制模块(4)和逻辑画面产生模块(6)的信号输出端连接图像产生控制模块(7)的图像数据输入端，图像产生控制模块(7)的信号输出端连接图像存储控制模块⑶的信号输入端，图像存储控制模块(8)的通信端连接RGB画面输出模块(10)的通信端，RGB画面时序产生模块(11)的RGB同步信号输出端连接RGB画面输出模块(10)的RGB同步信号输入端，所述RGB画面输出模块(10)的RGB图像信号输出端连接多传输链路低电压差分信号传输模块(13)的RGB图像信号输入端，多传输链路低电压差分信号传输模块(13)的LVDS视频信号输出端用于连接待测液晶模组(5); 所述上层接口模块(I)的LVDS传输编码控制信号输出端、模组显示色阶位宽控制信号输出端和LVDS传输链路数控制信号输出端分别连接多传输链路低电压差分信号传输模块(13)对应的LVDS传输编码控制信号输入端、模组显示色阶位宽控制信号输入端和LVDS传输链路数控制信号输入端； 所述图像参数转换模块(3)的液晶模组图像时序信号输出端连接RGB画面时序产生模块(11)的液晶模组图像时序信号输入端，图像参数转换模块(3)的图像控制信号输出端分别连接RGB画面输出模