极性;而当像素电压信号SI为负极性时，像素电压信号S2为正极性。晶体管T4包含耦接于数据电压输入端IN2的第一端、耦接于数据线L2的第二端，以及耦接于电容C2的第二端的控制端。在本实施例中，晶体管Tl至T4皆为N型金属半(NMOS)晶体管。
[0057]请参考图2至图3。图3为图2中切换信号SWR、SWG、SWB、XSWR、XSWG及XSWB的时序图。如图3所示，切换信号SWR会每隔一个扫描周期H从栅极低电位VGL切换至栅极高电位VGH，再由栅极高电位VGH切换回栅极低电位VGL。相似地，切换信号XSWR会每隔一个扫描周期H从栅极高电位VGH切换至栅极低电位VGL，再由栅极低电位VGL切换回栅极高电位VGH。因此，切换信号SWR与切换信号XSWR的相位相反。其中，扫描周期H与液晶显示器200的帧率(framerate)及栅极线210的总数相关。假设液晶显示器200的帧率为每秒M个画框(frame)，且液晶显示器200的栅极线210的总数为N，则每一个扫描周期H等于1/(ΜχΝ)秒，且切换信号SWR、SWG、SWB、XSWR、XSWG及XSWB在液晶显示器200的每一个画框周期内会产生N个如图3所示的波形，而每一个扫描周期H对应一条栅极线210的扫描时间。
[0058]请参考图2至图5。图4为图2中重置信号MUX_L1与重置信号MUX_L2的时序图，图5为图2的晶体管T2及T4的棚■极电位的时序图。图4及图5绘不了液晶显不器200的两个画框周期F[ + ]及F[-]，其中画框周期F[ + ]表示在画框周期F[ + ]期间施加给液晶显示器200的某一子像素的像素电压信号SI或S2的极性为正极性，而画框周期F[_]表示在画框周期F[_]期间施加给液晶显示器200的某一子像素的像素电压信号SI或S2的极性为负极性。为方便说明，在此即以耦接至图2的数据线LI及L2的子像素作说明。其中，数据线LI所耦接的子像素是否会接收到来自数据电压输入端INl的像素电压信号SI，取决于晶体管T2是否导通，而T2是否导通则取决于晶体管T2栅极的偏压。当切换信号SWR为栅极低电位VGL而切换信号XSWR为栅极高电位VGH时，因晶体管Tl导通，而使得晶体管T2栅极的电位会被下拉至重置信号MUX_L1的电位，进而使得晶体管T2被关闭，并使数据电压输入端INl与数据线LI之间的电性连结被切断，此时像素电压信号SI即不会被传送到数据线LI;反之，当切换信号SWR为栅极高电位VGH而切换信号XSWR为栅极低电位VGL时，晶体管Tl不导通，切换信号SWR的栅极高电位VGH经由电容Cl施加在晶体管T2的栅极，而使得晶体管T2导通，此时数据电压输入端INl与数据线LI之间的电性连结被建立，而使得像素电压信号SI被传送到数据线LI。相似地，数据线L2所耦接的子像素是否会接收到来自数据电压输入端IN2的像素电压信号S2，取决于晶体管T4是否导通，而T4是否导通则取决于晶体管T2栅极的偏压。当切换信号SWR为栅极低电位VGL而切换信号XSWR为栅极高电位VGH时，因晶体管T3导通时，而使得晶体管T4栅极的电位会被下拉至重置信号MUX_L2的电位，进而使得晶体管T4被关闭，并使数据电压输入端IN2与数据线L2之间的电性连结被切断，此时像素电压信号S2即不会被传送到数据线L2;反之，当切换信号SWR为栅极高电位VGH而切换信号XSWR为栅极低电位VGL时，晶体管T3不导通，切换信号SWR的栅极高电位VGH经由电容C2施加在晶体管T4的栅极，而使得晶体管T4导通，此时数据电压输入端IN2与数据线L2之间的电性连结被建立，而使得像素电压信号S2被传送到数据线L2。
[0059]此外，切换信号SWR、SWG、SWB、XSWR、XSWG及XSWB的波形，举例而言，和子像素极性无关。换言之，切换信号SWR、SWG、SWB、XSWR、XSWG及XSWB的波形在不同的画框周期F [ + ]及F[_]内会是一样的。然而，重置信号MUX_L1的电位、重置信号MUX_L2的电位、像素电压信号S2的电位以及像素电压信号S2的电位则和子像素极性相关。为方便说明，假设像素电压信号SI在画框周期F[ + ]与F[_]的电位分别等于正极性像素电压+Vp与负极性像素电压-Vp，且像素电压信号S2在画框周期F[ + ]与F[_]的电位分别等于负极性像素电压-Vp与正极性像素电压+Vp。其中，Vp不小于零。此外，如图4所示，在画框周期F[ + ]内，重置信号MUX_L1的电位等于重置电平Lvl，而重置信号MUX_L2的电位等于重置电平Lv2;在画框周期F[_]内，重置信号MUX_L1的电位等于重置电平Lv2，而重置信号MUX_L2的电位等于重置电平Lvl。其中，重置电平Lv2低于重置电平Lvl。重置电平Lvl及Lv2设置的原则在于当晶体管Tl导通时能顺利地关闭晶体管T2，并且当晶体管T3导通时能顺利地关闭晶体管T4，故重置电平Lvl及Lv2在设置上会与电压输入端INl及IN2的电位相关。详言之，当晶体管Tl导通时，为了使晶体管T2不被导通，电压输入端INl的电位要高于MUX_L1的电位。为此，在框周期F[ + ]，其电位等于重置电平Lvl的重置信号MUX_L1要低于电压输入端INl的电位(即像素电压信号SI的电位)；而在框周期F[_]，其电位等于重置电平Lv2的重置信号MUX_L1则也要低于电压输入端INl的电位。换言之，假设像素电压信号SI在框周期F[ + ]及框周期F[_]的最低电位分别为O伏特及负5伏特，则重置电平Lvl及Lv2则可分别设定为低于O伏特及负5伏特的电压(例如:负I伏特及负6电压)。相似地，当晶体管T3导通时，为了使晶体管T4不被导通，电压输入端IN2的电位要高于MUX_L2的电位。为此，在框周期F[ + ]，其电位等于重置电平Lv2的重置信号MUX_L2要低于电压输入端IN2的电位(即像素电压信号S2的电位)；而在框周期F[-]，其电位等于重置电平Lvl的重置信号MUX_L2则也要低于电压输入端IN2的电位。换言之，假设像素电压信号S2在框周期F[_]及框周期F[ + ]的最低电位分别为O伏特及负5伏特，则重置电平Lvl及Lv2则可分别设定为低于O伏特及负5伏特的电压(例如:负I伏特及负6电压)，而与前述的推论相同。在本实施例中，重置电平Lv2等于栅极低电位VGL。在本发明另一实施例中，重置电平Lvl低于接地电位GND(S卩O伏特)。在本发明另一实施例中，接地电位GND与重置电平MUX_L1之间的压差等于一预设压差，而上述预设压差介于Vth+0.5伏特及Vth-0.5伏特之间，其中Vth为驱动单元110及120的所有晶体管的临界电压的平均值。根据本发明另一实施例，该预设压差亦可为晶体管T2或晶体管T4的临界电压。
[0060]在画框周期F[ + ]期间，当切换信号SWR的电位等于栅极低电位VGL，而切换信号XSWR的电位等于栅极高电位VGH时，晶体管TI及T3皆导通，而使得重置信号MUX_L I及MUX_L2分别地被传送到晶体管T2及T4的栅极。此时因重置信号MUX_L1及MUX_L2的电位分别为重置电平Lvl及Lv2，而使晶体管T2及T4的栅极分别受到重置电平Lvl及Lv2的偏压，进而使晶体管T2及T4不导通。此时，电容Cl和C2两端的压差分别等于(VGL-Lvl)与(VGL-Lv2)。在图5中，晶体管T2及T4栅极的电位在画框周期F[ + ]期间内的变化分别以曲线610及620表示。此外，在画框周期F[ + ]期间，当切换信号SWR的电位等于栅极高电位VGH，而切换信号XSWR的电位等于栅极低电位VGL时，晶体管Tl及T3不导通，但晶体管T2的栅极电位因电容Cl的耦合效应而被提升到大约(Lvl+VGH-VGL)，且晶体管T4的栅极电位因电容C2的耦合效应而被提升到大约(U2+VGH-VGL)，进而使得晶体管T2及T4皆导通，像素电压信号SI及S2分别地被传送到数据线LI及L2，并使数据线LI及L2电位分别为正极性像素电压+Vp与负极性像素电压-Vp。由上述说明可知，因着电容Cl及C2的耦合效应，当晶体管T2与T4导通时，晶体管T2的栅极与数据线LI的压差及晶体管T4的栅极与数据线L2的压差会分别为(Lvl+VGH-VGL-Vp)及(Lv2+VGH-VGL+Vp)。其中，(Lvl+VGH-VGL-Vp)等于图5中的压差Δ Vl，而在重置电平Lv2等于栅极低电位VGL的情况下，(Lv2+VGH-VGL+Vp)等于(VGH+Vp)也等于压差Δ V2。因此，当晶体管T2与T4在画框周期F[ + ]期间导通时，晶体管T2及T4的栅极-源极之间的压差会分别等于压差A Vl及压差AV2。相较之下，倘若无电容Cl及C2的耦合效应，而直接将切换信号SWR传送到晶体管T2及T4的栅极的话，则晶体管T2导通时其栅极与数据线LI的压差在画框周期F[ + ]期间仅为(VGH-Vp)(即Δ Va)，而远小于上述的(Lvl+VGH-VGL-Vp)(即Δ Vl)。换言之，在本实施例中，晶体管T2的栅极与数据线LI的压差Δ Vl大于以传统驱动方式所能产生的压差Δ Va，故藉由上述本发明的实施例的电路架构及驱动方式，在晶体管Tl至T4皆为NMOS晶体管的情况下，晶体管Tl至T4对数据线及子像素仍有足够的驱动能力。
[0061]相似地，在画框周期F[_]期间，当切换信号SWR的电位等于栅极低电位VGL，而切换信号XSWR的电位等于栅极高电位VGH时，晶体管Tl及T3皆导通，而使得重置信号MUX_L1及MUX_L2分别地被传送到晶体管T2及T4的栅极。此时因重置信号MUX_L1及MUX_L2的电位分别为重置电平Lv2及Lvl，而使晶体管T2及T4的栅极分别受到重置电平Lv2及Lvl的偏压，进而使晶体管T2及T4不导通。此时，电容Cl和C2两端的压降分别等于(VGL-U2)与(VGL-Lvl)1^b夕卜，在画框周期F[_]期间，当切换信号SWR的电位等于栅极高电位VGH，而切换信号XSWR的电位等于栅极低电位VGL时，晶体管Tl及T3不导通，但晶体管T2的栅极电位因电容Cl的耦合效应而被提升到(Lv2+VGH-VGL)，且晶体管T4的栅极电位因电容C2的耦合效应而被提升到(Lvl+VGH-VGL)，进而使得晶体管T2及T4皆导通，像素电压信号SI及S2分别地被传送到数据线LI及L2，并使数据线LI及L2电位分别为负极性像素电压-Vp与正极性像素电压+Vp。由上述说明可知，因着电容Cl及C2的耦合效应，当晶体管T2与T4导通时，晶体管T2的栅极与数据线LI的压差及晶体管T4的栅极与数据线L2的压差会分别为(Lv2+VGH-VGL+Vp)及(Lvl+VGH-VGL-Vp)。其中，(Lvl+VGH-VGL-Vp)等于图5中的压差Δ Vl，而在重置电平Lv2等于栅极低电位VGL的情况下，(Lv2+VGH-VGL+Vp)等于(VGH+Vp)也等于压差AV2。因此，当晶体管T2与T4在画框周期F[_]期间导通时，晶体管T2及T4的栅极-源极之间的压差会分别等于压差AV2及压差AVI。相较之下，倘若无电容Cl及C2的耦合效应，而直接将切换信号SWR传送到晶体管T2及T4的栅极的话，则晶体管T4导通时其栅极与数据线L2的压差在画框周期F[_]期间仅为(VGH-Vp)(即Δ Va)，而远小于上述的(L VI +VGH-VGL-Vp)(即AVI)。换言之，在本实施例中，晶体管T4的栅极与数据线L2的压差△ Vl远大于以传统驱动方式所能产生的压差Δ Va,故藉由上述本发明的实施例的电路架构及驱动方式，在晶体管Tl至T4皆为NMOS晶体管的情况下，晶体管Tl至T4对数据线及子像素仍有足够的驱动能力。
[0062]请再参考图2及图3，在本发明另一实施例中，每一驱动单元110可另包含电容C3、晶体管T5、晶体管T6、电容C4、晶体管T7及晶体管T8，而每一驱动单元120可另包含电容C5、晶体管T9、晶体管T10、电容C6、晶体管Tll及晶体管T12。电容C3包含第一端及第二端，而电容C3的第一端用以接收切换信号SWG。晶体管T5包含耦接于该第三电容C3的第二端的第一端、用以接收重置信号MUX_L1的第二端