电光装置的数据线驱动电路、电光装置及电子设备的制造方法

电光装置的数据线驱动电路、电光装置及电子设备的制造方法
【专利摘要】本发明提供电光装置的数据线驱动电路、电光装置及电子设备。在向设置在1列～n列的各数据线供给数据信号Vx[1]～Vx[n]的数据线驱动电路中，在与n列对应的移位寄存器的n级的单位电路Un的后级，设置n+1级～n+3级的单位电路Un+1～单位电路Un+3，将传送到了n级的启动脉冲SP进而从n+1级传送到n+3级。通过OR门GT3取得从n+1级传送到n+3级为止的启动脉冲SP的逻辑和，生成脉冲宽度比启动脉冲SP宽的锁存脉冲LAT。使根据采样信号锁存到了第1锁存电路的数据信号Vx[1]～Vx[n]根据锁存脉冲LAT一齐锁存在第2锁存电路。
【专利说明】
电光装置的数据线驱动电路、电光装置及电子设备
技术领域
[0001]本发明涉及电光装置的数据线驱动电路、电光装置及电子设备。
【背景技术】
[0002]作为依次选择以矩阵状配置的显示元件、使之工作以便发挥预定的功能的电光装置的一例，电泳显示装置一般开始普及。所谓电泳，是例如若使电场作用于使微粒分散在液体中而成的分散系，则微粒通过库伦力而在液体中移动(泳动)的现象。电泳显示装置利用该电泳，显示期望的信息(图像)。
[0003]电泳显示装置采用下述驱动方式:线依次地选择在显示部的各行配置的扫描线，在选择各行的扫描线的定时，基于从移位寄存器供给的采样信号通过第I锁存电路依次锁存数据信号，在将该行的全部像素的数据信号锁存结束的定时供给锁存脉冲，通过第2锁存电路一齐锁存该行的全部像素的数据信号，向该行的全部像素一齐写入数据信号(例如，弓丨用文献I)。
[0004]专利文献1:日本特开2006-119409号公报
[0005]但是，在专利文献I的装置中，使用从移位寄存器的最终级输出的结束脉冲作为锁存脉冲，但是结束脉冲通常仅具有I时钟量的脉冲宽度。结果，从第I锁存器向第2锁存器传送数据信号的时间不足，发生显示不良的概率高。为了避免这样的显示不良，考虑在移位寄存器的最终级设置巨大的缓冲器，使第2锁存线的驱动能力提高。但是，由于这样的缓冲器，尤其是最终级的晶体管的沟道宽度变得非常大，所以依晶体管的特性会产生大的泄漏电流，存在功耗大的问题。

【发明内容】

[0006]本发明是鉴于上述的问题而提出的，所要解决的课题之一在于实现即使在线依次地驱动以矩阵状配置的显示元件的情况下，也能够抑制功耗的增大并防止显示不良的电光装置的数据线驱动电路。
[0007]为了解决以上的课题，本发明的一方式所涉及的电光装置的数据线驱动电路是具备:具有以矩阵状配置的多个像素的显示部、扫描线驱动电路和数据线驱动电路，且按每与一扫描线对应的多个像素经由数据线进行数据信号的写入的电光装置的数据线驱动电路，其具备:第I锁存电路，其将向与上述一扫描线对应的各列的像素写入的上述数据信号，根据与各列对应的采样信号进行锁存;移位寄存器，其传送预定的脉冲信号，输出与各列对应的上述采样信号;第2锁存电路，其将锁存到了上述第I锁存电路的、向各列的像素写入的上述数据信号，根据锁存脉冲信号一齐进行锁存，并供给至各列的上述数据线；以及脉冲生成电路，其基于为了生成从上述移位寄存器输出的与最终列对应的上述采样信号而传送到了与上述最终列对应的级的上述预定的脉冲信号，生成脉冲宽度比上述预定的脉冲信号的脉冲宽度宽的上述锁存脉冲信号。
[0008]根据该方式，若为了向与一扫描线对应的各列的像素写入数据信号而输出预定的脉冲信号，则移位寄存器传送预定的脉冲信号，并基于所传送的预定的脉冲信号，输出与各列对应的采样信号。第I锁存电路基于与各列对应的采样信号，锁存向与一扫描线对应的各列的像素写入的数据信号。若预定的脉冲信号传送到与最终列对应的级，则移位寄存器输出与最终列对应的采样信号，但是脉冲生成电路基于传送到了与该最终列对应的级的预定的脉冲信号，生成脉冲宽度比预定的脉冲信号的脉冲宽度宽的锁存脉冲信号。第2锁存电路对锁存到了第I锁存电路的、向各列的像素写入的数据信号，根据从脉冲生成电路输出的锁存脉冲信号一齐进行锁存，并供给至各列的数据线。由于锁存脉冲信号的脉冲宽度比上述预定的脉冲信号的脉冲宽度宽，所以在时间上具有余裕地进行向各列数据线的数据信号供给。从而，由于不需要设置大的缓冲器，所以抑制功耗的增大并防止显示不良。另外，在该方式中，所谓“预定的脉冲信号”，是包含启动脉冲的概念。另外，“电光装置”是包含液晶显示装置、有机EL显示装置、无机EL显示装置、电泳显示装置、电致变色显示装置等的概念。
[0009]本发明的另一方式所涉及的电光装置的数据线驱动电路特征在于，上述脉冲生成电路具备传送上述预定的脉冲信号的电路，通过将传送到了与上述最终列对应的级的上述预定的脉冲信号以比该脉冲信号的脉冲宽度短的间隔进而进行多级传送，并取得所传送的多个脉冲信号的逻辑和，来生成脉冲宽度比上述预定的脉冲信号的脉冲宽度宽的上述锁存脉冲信号。根据该方式，脉冲生成电路将通过移位寄存器传送到了与最终列对应的级的预定的脉冲信号以比该脉冲信号的脉冲宽度短的间隔进而进行多级传送。然后，使用OR门等，取得所传送的多个脉冲信号的逻辑和，生成脉冲宽度比上述预定的脉冲信号的脉冲宽度宽的锁存脉冲信号。从而，能够以简单的构成切实地生成宽的脉冲宽度的锁存脉冲信号。
[0010]本发明的另一方式所涉及的电光装置的数据线驱动电路特征在于，上述脉冲生成电路具备SR触发器电路，使传送到了与上述最终列对应的级的上述预定的脉冲信号输入至上述SR触发器电路的置位输入端子，并且使通过上述移位寄存器进行传送之前的上述预定的脉冲信号输入至上述SR触发器电路的复位输入端子，来生成脉冲宽度比上述预定的脉冲信号的脉冲宽度宽的上述锁存脉冲信号。根据该方式，若通过移位寄存器传送到了与最终列对应的级的预定的脉冲信号输入至SR触发器电路的置位输入端子，则SR触发器电路的输出信号从L电平上升到H电平。然后，若为了下一行的写入而输出预定的脉冲信号且该预定的脉冲信号输入至S R触发器电路的复位输入端子，则S R触发器电路的输出信号从H电平下降到L电平。从而，作为SR触发器电路的输出信号而生成的锁存脉冲信号具有与从预定的脉冲信号传送到与最终列对应的级的定时到为了下一行的写入而输出预定的脉冲信号的定时为止的期间相当的脉冲宽度。这样，根据该方式，能够以简单的构成切实地生成宽脉冲宽度的锁存脉冲信号。
[0011]本发明的另一方式所涉及的电光装置的数据线驱动电路特征在于，上述脉冲生成电路具备将反相输出端子与数据输入端子连接后的D触发器电路，使传送到了与上述最终列对应的级的上述预定的脉冲信号或通过上述移位寄存器进行传送之前的上述预定的脉冲信号输入至上述D触发器电路的时钟端子，来生成脉冲宽度比上述预定的脉冲信号的脉冲宽度宽的上述锁存脉冲信号。根据该方式，若通过移位寄存器传送到了与最终列对应的级的预定的脉冲信号输入至D触发器电路的时钟端子，则D触发器电路的输出信号从L电平上升到H电平。然后，若为了下一行的写入而输出预定的脉冲信号且该预定的脉冲信号输入至D触发器电路的时钟端子，则D触发器电路的输出信号从H电平下降到L电平。从而，作为D触发器电路的输出信号而生成的锁存脉冲信号具有与从预定的脉冲信号传送到与最终列对应的级的定时到为了下一行的写入而输出预定的脉冲信号的定时为止的期间相当的脉冲宽度。这样，根据该方式，能够以简单的构成切实地生成宽脉冲宽度的锁存脉冲信号。
[0012]接着，本发明所涉及的电光装置具备上述的本发明所涉及的数据线驱动电路。这样的电光装置，能够抑制功耗的增大并防止显示不良。另外，电光装置是包含液晶显示装置、有机EL显示装置、无机EL显示装置、电泳显示装置、电致变色显示装置等的概念。
[0013]接着，本发明所涉及的电子设备具备上述的本发明所涉及的电光装置。这样的电子设备，能够抑制功耗的增大并防止显示不良。另外，电子设备是包含平板电脑、电子书、智能手机等的概念。
【附图说明】
[0014]图1是表示本发明的第I实施方式所涉及的电光装置的主要构成的方框图。
[0015]图2是表示像素电路的构成例的图。
[0016]图3是表示显示部的截面图。
[0017]图4是表示微囊的构成图。
[0018]图5是说明微囊的工作的图。
[0019]图6是说明微囊的工作的图。
[0020]图7是表示数据线驱动电路的一构成例的方框图。
[0021 ]图8是表示数据线驱动电路的一构成例的电路图。
[0022]图9是表示数据线驱动电路的I行量的写入中的定时图。
[0023]图10是表示第2实施方式所涉及的数据线驱动电路的一构成例的电路图。
[0024]图11是表示第2实施方式所涉及的数据线驱动电路的I行量的写入中的定时图。
[0025]图12是表示第3实施方式所涉及的数据线驱动电路的一构成例的电路图。
[0026]图13是表示第3实施方式所涉及的数据线驱动电路的I行量的写入中的定时图。
[0027]图14是表示电子设备(信息终端)的立体图。
[0028]图15是表示电子设备(电子纸)的立体图。
[0029]图16是表示比较例所涉及的数据线驱动电路的电路图。
[0030]图17是表示比较例所涉及的数据线驱动电路的I行量的写入中的定时图。
[0031]符号的说明
[0032]10...电泳面板，13...第I电源线，14...第2电源线，20...控制电路，25...存储电路，28...兀件基板，29...相对基板，30...显不部，31...粘接剂层，32...扫描线，34...数据线，35...开关电路，36，37...传输门，40...驱动部，42...扫描线驱动电路，44...数据线驱动电路，44-1…移位寄存器，44-2...第I锁存电路，44-3...第2锁存电路，44-4...脉冲生成电路，50...电泳元件，5l...像素电极，52...共用电极，53...微囊，54...分散剂，55…白色微粒，56...黑色微粒，57...离子层，63...第I分支电源线，64...第2分支电源线，100...电泳显不装置，310…信息终端，312…操作器，314…显示部，320…电子纸，CLK…时钟信号，FF1."SR触发器，FF2."D触发器，GT1...N0R门，GT2…NAND门，GT3，GT4."0R门，INVl、INV2、INV3...钟控反相器，INV4?INV14…反相器，LAT...锁存脉冲，P…图像电路，Pl?Pn…单位电路，Rl?Rn…单位电路，Si?sn…米样信号，SRO?SRn…输出信号，Ts...选择开关，Trl、Tr2…晶体管，UO?Un…单位电路，VIDE0...影像信号，Vx...数据信号
【具体实施方式】
[0033]第丨实施方式
[0034]以下，说明本发明的第I实施方式。
[0035]图1是表示作为本发明的第I实施方式所涉及的电光装置的一例的电泳显示装置100的主要构成的图。如该图所示，电泳显示装置100具备电泳面板10和控制电路20。
[0036]电泳面板10具备:多个像素电路P排列而成的显示部30;驱动各像素电路P的驱动部40。驱动部40具备扫描线驱动电路42和数据线驱动电路44。
[0037]控制电路20基于从上位装置供给的影像信号和/或同步信号等，统一地控制电泳面板10的各部分。
[0038]在显示部30，形成作为第2控制线的一例而在X方向延伸的m条扫描线32和作为第I控制线的一例在Y方向延伸并与扫描线32交叉的η条数据线34(m、n是自然数)。多个像素电路P配置在扫描线32与数据线34的交叉处，排列为纵m行X横η列的矩阵状。
[0039]图2是像素电路P的构成例的图。在图2中，仅图示了位于第i行(I< i Sm)的第j列(I < j < η)的一个像素电路(像素)P。如该图所示，像素电路P包含电泳元件50、选择开关Ts、存储电路25、开关电路35。
[0040]选择开关Ts由N_M0S(NegativeMetal Oxide Semiconductor，负金属氧化物半导体)构成。在选择开关Ts的栅极部连接扫描线32，在源极侧连接数据线34，在漏极侧连接存储电路25。选择开关Ts用于在从扫描线驱动电路42经由扫描线32输入扫描信号的期间中，通过使数据线34与存储电路25连接，向存储电路25输入从数据线驱动电路44经由数据线34输入的数据信号。
[0041]存储电路25是锁存电路，包括2个P_M0S(PositiveMetal Oxide Semiconductor,正金属氧化物半导体)25?1、25?2及2个^]?0325111、25112。在?-]\?)325?1、25?2的源极侧连接着第I电源线13，在N-M0S25nl、25n2的源极侧连接着第2电源线14。从而，P-M0S25pl及P-M0S25p2的源极侧是存储电路25的高电位电源端子，N-M0S25nl及N-M0S25n2的源极侧是存储电路25的低电位电源端子。
[0042]另外，作为像素电极开关电路的一例的开关电路35具备第I传输门36和第2传输门37。第 I 传输门 36 具备 P-M0S36p 和 N-M0S36n。第 2传输门 37 具备 P_M0S37p 和 N_M0S37n。
[0043 ]第I传输门36的源极侧与第I分支电源线63连接，第2传输门37的源极侧与第2分支电源线64连接。传输门36、37的漏极侧连接于像素电极51。
[0044]存储电路25具备与选择开关Ts的漏极侧连接的输入端子NI和与开关电路35连接的第I输出端子N2及第2输出端子N3。
[0045]存储电路25的P-M0S25pl的栅极部及N-M0S25nl的栅极部作为存储电路25的输入端子NI起作用。输入端子NI与选择开关Ts的漏极侧连接，并且与存储电路25的第I输出端子N2(P-M0S25p2的漏极侧及N-M0S25n2的漏极侧)连接。
[0046]进而，第I输出端子N2连接于第I传输门36的P-M0S36p的栅极部及第2传输门37的N-M0S37n的栅极部。
[0047]存储电路25的P-M0S25p2的栅极部及N-M0S25n2的栅极部作为存储电路25的第2输出端子N3起作用。
[0048]第2输出端子N3与P-M0S25pl的漏极侧及N-M0S25nl的漏极侧连接，并且连接于第I传输门36的N-M0S36n的栅极部及第2传输门37的P-M0S37p的栅极部。
[0049]存储电路25用于保持从选择开关Ts送来的数据信号，并且向开关电路35输入数据信号。
[0050]开关电路35作为基于从存储电路25输入的数据信号而择一地选择第I及第2分支电源线63、64的某一个并使之与像素电极51连接的选择器起作用。此时，第I及第2传输门36、37根据数据信号的电平，仅一方进行工作。
[0051 ]具体地，若高电平(H)作为数据信号输入到存储电路25的输入端子NI，则由于从第I输出端子N2输出高电平(H )，所以与第I输出端子N2 (输入端子NI)连接的晶体管之中的N-M0S37n工作，此外与第2输出端子N3连接的P-M0S37p工作，从而传输门37被驱动。从而，第I分支电源线63与像素电极51电连接。
[0052]另一方面，若低电平(L)作为数据信号输入到存储电路25的输入端子NI，则由于从第I输出端子N2输出低电平(L)，所以与第I输出端子N2(输入端子NI)连接的晶体管之中的P-M0S36p工作，此外与第2输出端子N3连接的N-M0S36n工作，从而传输门36被驱动。从而，第2分支电源线64与像素电极51电连接。
[0053]然后，经由进行了工作的传输门，第I分支电源线63或第2分支电源线64与像素电极51导通，对像素电极51输入电位。
[0054]另外，存储电路25能够将如上经由选择开关Ts输入的数据信号作为电位进行保持，即使不进行按每一定期间的刷新操作也能够保持开关电路35的状态。从而，能够通过存储电路25的功能保持像素电极51的电位。另外，由于能够设置输出不同信号的多个输出端子，所以可以进行与开关电路35的构成匹配的适合的控制。
[0055]电泳元件50如图3所示，包含相对的像素电极51及共用电极52、和配置在像素电极51与共用电极52之间的多个微囊53。在本实施方式中，共用电极52侧是观察侧的电极。另夕卜，共用电极由于是与像素电极51相对的电极，所以也称为相对电极，在本实施方式中作为共用电极进行说明。
[0056]作为显示元件的一例的电泳元件50包括多个微囊53。电泳元件50使用粘接剂层31固定在元件基板28与相对基板29之间。即，在电泳元件50与两基板28、29之间形成有粘接剂层31 ο
[0057]另外，元件基板28侧的粘接剂层31是为了与像素电极51面粘接而必用的，但是相对基板29侧的粘接剂层31不是必须的。这是因为假定了如下情况:在预先对相对基板29以连贯的制造工序制入共用电极52、多个微囊53和相对基板29侧的粘接剂层31后，作为电泳片处理的情况下，必须使用粘接剂层31的仅为元件基板28侧的粘接剂层31。
[0058]元件基板28是包含例如玻璃和/或塑料等的基板。在元件基板28上形成有像素电极51，像素电极51按各个像素电路P形成为矩形。虽然图示省略，但在各像素电极51间的区域和/或像素电极51的下表面(元件基板28侧的层)，形成有图1、2中所示的扫描线32、数据线34、第I分支电源线63、第2分支电源线64、电源线13、14、选择开关Ts、存储电路25、开关电路35等。
[0059]相对基板29由于为显示图像的一侧，所以例如设为玻璃等具有透光性的基板。对形成于相对基板29上的共用电极52，使用具有透光性和导电性的材质，例如使用MgAg(镁银)、ITO(氧化铟锡)、IZO(氧化铟锌)等。
[0060]另外，电泳元件50—般被处理为预先在相对基板29侧形成且连粘接剂层31也包含在内的电泳片。另外，在粘接剂层31侧，粘贴有保护用的剥离纸。
[0061]在制造工序中，通过对于另外制造的、形成了像素电极51和/或上述电路等的元件基板28，粘贴剥离了剥离纸的该电泳片，来形成显示部30。因此，在一般的构成中，粘接剂层31仅存在于像素电极51侧。
[0062]图4是微囊53的构成图。微囊53具有例如50μπι左右的粒径，并且由聚甲基丙烯酸甲酯、聚甲基丙烯酸乙酯等丙烯酸树脂、尿素树脂、阿拉伯胶等具有透光性的高分子树脂形成。该微囊53挟持于共用电极52与上述的像素电极51之间，成为在一个像素内纵横地排列了多个微囊53的构成。为了填埋微囊53的周围，设置有固定该微囊53的粘接剂(图示省略)。
[0063]微囊53是球状体，在其内部封入有用于使电泳微粒分散的溶剂即分散剂54和作为电泳微粒的多个白色微粒(电泳微粒)55和多个黑色微粒(电泳微粒)56的带电微粒。在本实施方式中，白色微粒带正电，黑色微粒带负电。另外，本发明并不限于这样的方式，也可以是白色微粒带负电，黑色微粒带正电。
[0064]分散剂54是使白色微粒55和黑色微粒56分散在微囊53内的液体。
[0065]作为分散剂54，可以举出例如在如下单独物质或它们的混合物中混合了表面活性剂等而得到的物质:甲醇、乙醇、异丙醇、丁醇、辛醇、甲基溶纤剂等醇类溶剂，乙酸乙酯、乙酸丁酯等各种酯类，丙酮、甲基乙基酮、甲基异丁基酮等酮类，戊烷、己烷、辛烷等脂肪族烃，环己烷、甲基环己烷等脂环烃，苯、甲苯、二甲苯、己基苯、庚基苯、辛基苯、壬基苯、癸基苯、十一烷基苯、十二烷基苯、十三烷基苯、十四烷基苯等具有长链烷基的苯类等芳烃族类，二氯甲烷、氯仿、四氯化碳、I，2_二氯乙烷等卤代烃、羧酸盐或其他各种油类等。
[0066]白色微粒55是例如包含二氧化钛、锌华、三氧化锑等白色颜料的微粒(高分子或者胶体)，例如带正电。
[0067]黑色微粒56是例如包含苯胺黑、炭黑等黑色颜料的微粒(高分子或者胶体)，例如带负电。
[0068]因此，白色微粒55及黑色微粒56在分散剂54中，可以在通过像素电极51与共用电极52之间的电位差产生的电场中移动。
[0069]在这些颜料中，根据需要可以添加包含电解质、表面活性剂、金属皂、树脂、橡胶、油、清漆、化合物等微粒的电荷控制剂、钛类偶联剂、铝类偶联剂、硅烷类偶联剂等分散剂、润滑剂、稳定剂等。
[0070]白色微粒55及黑色微粒56由溶剂中的离子覆盖，在这些微粒的表面形成有离子层57。在带电的白色微粒55及黑色微粒56与离子层57之间，形成有双电层。一般地，已知白色微粒55和/或黑色微粒56等带电微粒即使施加1kHz以上的频率的电场，也几乎不会对电场反应，几乎不移动。带电微粒的周围的离子由于与带电微粒比粒径非常小，所以若施加电场的频率为I OkHz以上的电场，则与电场相应地移动。
[0071]图5及图6是说明微囊53的工作的图。这里，举例说明未形成离子层57的理想的情况。
[0072]在像素电极51与共用电极52的关系上，在像素电极51为低电位、共用电极52为高电位的情况下，带正电的白色微粒55通过库伦力在微囊53内被吸引向像素电极51。另一方面，带负电的黑色微粒56通过库伦力在微囊53内被吸引向共用电极52。由此，在微囊53内的显示面侧(共用电极52侧)集中黑色微粒56，若从观察侧即共用电极52侧观察该像素电路P，则辨识出黑色微粒56的颜色即“黑色”。
[0073]另一方面，在像素电极51与共用电极52的关系上，在像素电极51为高电位、共用电极52为低电位的情况下，带负电的黑色微粒56通过库伦力在微囊53内被吸引向像素电极51。另一方面，正带电的白色微粒55通过库伦力在微囊53内被吸引向共用电极52。由此，在微囊53的显示面侧(共用电极52侧)集中白色微粒55，若从观察侧即共用电极52侧观察该像素电路P，则辨识出白色微粒55的颜色即“白色”。
[0074]这样，通过将像素电极51与共用电极52之间的电压设定成与希望显示的灰度等级(明亮度)相应的值，使电泳微粒移动，可以获得期望的灰度等级显示。
[0075]另外，若停止对像素电极51与共用电极52之间的电压施加，则由于库伦力不起作用，所以电泳微粒因溶剂的粘性阻力而停止。电泳微粒由于通过溶剂的粘性阻力而能够在预定的位置长时间停留，所以具有使施加预定的电压时的显示状态即使在该预定的电压的施加停止后也可维持的性质(记忆性)。
[0076]返回图1进行说明。扫描线驱动电路42向各扫描线32输出扫描信号GW[1]?GW[m]。这里，将向第i行的扫描线32输出的扫描信号表不为GW[i]。通过扫描线驱动电路42将扫描信号GW[i]按预定期间设定成激活电平(高电平)，属于第i行的η个像素电路P的选择开关Ts一齐变化为导通状态。扫描信号GW[i]向高电平的转变意味着第i行的扫描线32的选择。另夕卜，扫描线驱动电路42虽然通常逐一选择扫描线32而施加高电平的电压，但是也具有根据需要同时选择全部扫描线32而施加高电平的电压的功能。进而，扫描线驱动电路42也具有依次选择仅特定的扫描线32而施加高电平的电压的功能。
[0077]数据线驱动电路44生成与扫描线驱动电路42所选择的I行量(η个)的像素电路P对应的数据信号Vx[l]?Vx[n]，并向各数据线34输出。这里，将向第j列的数据线34输出的数据信号表示为Vx[j]。
[0078]这里，假定对位于第i行的第j列的像素电路P供给数据信号Vx的情况。在该情况下，数据线驱动电路44与扫描线驱动电路42选择第i行的扫描线32的定时同步，将与对该像素电路P指定的灰度等级(“指定灰度等级”)相应的大小的电压信号作为数据信号Vx[j]向第j列的数据线34输出。另外，数据线驱动电路44也具有根据需要将全部的数据线34设为高阻抗的功能。
[0079]该数据信号Vx[j]经由导通状态的选择开关Ts(参照图2)，供给(写入)到该像素电路P的像素电极51。由此，该像素电路P的电泳元件50的两端间的电压(像素电极51与共用电极52之间的电压)被设定成与该像素电路P的指定灰度等级相应的值。
[0080]这样，驱动部40选择第i行的扫描线32，并且向第j列的数据线34输出与位于第i行的第j列的像素电路P的指定灰度等级相应的大小的数据信号Vx[j]。将该工作称为针对该像素电路P的数据信号Vx[j]的写入工作。
[0081]图7是表示数据线驱动电路44的一构成例的图。如该图所示，数据线驱动电路44具备移位寄存器44-1、第I锁存电路44-2、第2锁存电路44_3、脉冲生成电路44_4。
[0082 ]移位寄存器4 4 -1在输出级具备η个NAND门，按照从控制电路2 O供给的时钟信号CLK，使启动脉冲SP移位，从而从与第I列的数据线34对应的第I级到与第η列的数据线34对应的第η级，依次输出采样信号si?sn。
[0083]第I锁存电路44-2从输入了米样信号si?sn的级依次在与该米样信号si?sn对应的期间取入影像信号VIDEO，并向第2锁存电路44-3输出。另外，影像信号VIDEO从控制电路20供给至第I锁存电路44-2。
[0084]第2锁存电路44-3在锁存脉冲LAT变为激活的定时，保持从第I锁存电路44-2的各级供给的影像信号VIDEO(数据信号Vx[l]?Vx[n])，并将一行量的数据信号Vx[l]?Vx[n]供给至第I列到第η列的数据线34。
[0085]详细地，通过由控制电路20进行的控制，若第2锁存电路44-3的第I级到第η级(I行量)的影像信号VIDEO的取入结束，则锁存脉冲LAT输入至第2锁存电路44-3，数据信号Vx[ I ]?Vx [ η ]输出到第I列到第η列的数据线34。
[0086]脉冲生成电路44-4在移位寄存器44-1的最终级即第η级之后追加3级的移位寄存器，取得其输出的逻辑和，作为锁存脉冲LAT而输出。由此，将锁存脉冲LAT扩大到时钟信号CLK的2周期量。
[0087]以下，详细说明数据线驱动电路44的构成及工作。
[0088]如图8所示，移位寄存器44-1具备多个单位电路UO?Un+3、多个NAND门GT2、多个反相器INV4 ο初级的单位电路UO具有锁存启动脉冲SP的功能，第2级的单位电路Ul到第η级的单位电路Un具有生成采样信号si?sn的功能。另外，第η+1级到第η+3级的单位电路Un+Ι?Un+3作为生成锁存脉冲LAT的脉冲生成电路44-4的一部分起作用。各单位电路具备钟控反相器INVl及INV2、反相器INV3、N0R门GT1。
[0089]钟控反相器INVl及INV2基于时钟信号CLK而工作。在该例中，单位电路UO的钟控反相器INVl及单位电路Ul的钟控反相器INV2在时钟信号CLK为H电平的情况下作为反相器而工作，在时钟信号CLK为L电平的情况下将输出端子设为高阻抗状态。另一方面，单位电路UO的钟控反相器INV2及单位电路Ul的钟控反相器INVl经由反相器INV3，在时钟信号CLK为L电平的情况下作为反相器而工作，在时钟信号CLK为H电平的情况下将输出端子设为高阻抗状
??τ O
[0090]NOR门GTl在一个输入端子连接复位信号RST，在另一个输入端子连接钟控反相器INVl及钟控反相器INV2的输出端子。另外，NOR门GTl的输出端子连接于次级的NAND门GT2的输入端子，并且连接于相同级的钟控反相器INV2和次级的钟控反相器INVl的输入端子。从而，在相同级，由NOR门GTl和钟控反相器INV2形成锁存电路。
[0091]这样，各单位电路包括由钟控反相器INV2和NOR门GTI构成的锁存电路和向该锁存电路写入启动脉冲SP的逻辑电平的钟控反相器INVl。并且，通过排他地控制钟控反相器INVl及INV2的激活、非激活，在某单位电路中，以禁止对锁存电路的写入且维持逻辑电平的状态而工作，在其邻接的单位电路中，以允许对锁存电路的写入的状态而工作，将这些状态以时钟信号CLK的1/2周期进行切换。
[0092]NAND门GT2和反相器INV4与第2级的单位电路Ul到第η级的单位电路Un对应地分别设置η个。NAND门GT2的输入端子与对应的单位电路中的NOR门GTl的输出端子和前一级的单位电路中的NOR门GTI的输出端子连接。各NAND门GT2的输出端子连接于各反相器INV4的输入端子，各反相器INV4的输出端子连接于第I锁存电路44-2的各晶体管Trl的栅极端子。通过这样构成，从η个反相器INV4输出采样信号SI?Sn。
[0093]第I锁存电路44-2具备η个单位电路Pl?Ρη。各单位电路具备晶体管Trl和由反相器INV5及反相器INV6构成的锁存电路。各晶体管Trl的栅极端子与移位寄存器44-1的各反相器INV4的输出端子连接，各晶体管Trl的源极端子与影像信号VIDEO的供给线连接。另外，各晶体管Trl的漏极端子连接于反相器INV5的输入端子。反相器INV5的输出端子连接于反相器INV6的输入端子，反相器INV6的输出端子连接于反相器INV5的输入端子。通过这样构成，反相器INV5和反相器INV6形成锁存电路。在第I锁存电路44-2中，从输入了采样信号SI?Sn的级开始，晶体管Trl依次成为导通状态，在与该采样信号Si?sn对应的期间，影像信号VIDEO通过锁存电路锁存。各反相器INV5的输出端子连接于第2锁存电路44_3的各晶体管Tr2的源极端子，将影像信号VIDEO供给至第2锁存电路44-3。
[0094]第2锁存电路44-3具备η个单位电路Rl?Rn。各单位电路具备晶体管Tr2和由反相器INV7及反相器INV8构成的锁存电路。各晶体管Tr2的栅极端子与锁存脉冲LAT的供给线连接，各晶体管Tr2的源极端子与第I锁存电路44-2的各反相器INV5的输出端子连接。另外，各晶体管Tr2的漏极端子连接于反相器INV7的输入端子。反相器INV7的输出端子连接于反相器INV8的输入端子，反相器INV8的输出端子连接于反相器INV7的输入端子。通过这样构成，反相器INV7和反相器INV8形成锁存电路。
[0095]若在第I级到第η级(I行量)的影像信号VIDEO从第I锁存电路输出且从脉冲生成电路44-4输出的锁存脉冲LAT成为激活的定时各晶体管Tr2成为导通状态，则保持从第I锁存电路44-2的各反相器INV5供给的影像信号VIDEO，作为Vx[l]?Vx[n]从各反相器INV7输出，由此向第I列到第η列的数据线34供给数据信号Vx[l]?Vx[n]。
[0096]脉冲生成电路44-4具备移位寄存器44-1的第η+1级?第η+3级的单位电路Un+1?单位电路Un+3和OR门GT3。单位电路Un+Ι?单位电路Un+3使从移位寄存器44-1的第η级的单位电路Un输出的输出信号SRn按每时钟信号CLK的1/2周期移位而输出。然后，OR门GT3在单位电路Un+Ι?单位电路Un+3的输出信号中的某一个为H电平的期间，输出H电平的锁存脉冲LAT。从而，获得时钟信号CLK的2周期量的宽度的锁存脉冲LAT。
[0097]接着，参照图9的时序图，说明数据线驱动电路44的工作。如图9所示，控制电路20首先在时刻t0，使复位信号RST从L电平上升到H电平，从时刻t0到时钟信号CLK的1/2周期后的时刻tl，维持复位信号RST的H电平。结果，H电平的复位信号RST输入到移位寄存器44-1的各单位电路的各NOR门GTl，移位寄存器44-1的各NOR门GTl输出信号即信号SRO?SRn和在脉冲生成电路44-4中使用的信号SRn+Ι?SRn+3全部复位为L电平。
[0098]接着，在从时刻tl起经过了时钟信号CLK的1/4周期后的时刻t2，具有时钟信号CLK的I周期量的脉冲宽度的启动脉冲SP从控制电路20输出，供给至移位寄存器44-1的初级的单位电路UO中的钟控反相器INVl。在该阶段，由于时钟信号CLK是L电平，所以钟控反相器INVl的输出端子成为高阻抗状态。接着，在从时刻t2起经过了时钟信号CLK的1/4周期后的时刻t3，从控制电路20向移位寄存器44-1供给时钟信号CLK，时钟信号CLK在时刻t3从L电平上升到H电平。结果，初级的单位电路UO中的钟控反相器INVl成为激活状态，钟控反相器INVl使供给至输入端子的H电平的启动脉冲SP反相，将L电平的信号供给至NOR门GTl。从而，在时刻t3，初级的NOR门GTl的输出信号SRO从L电平上升到H电平。另外，在时刻t3，若时钟信号CLK从L电平上升到H电平，则第2级以后的钟控反相器INV3或钟控反相器INVl也成为激活状态，但是由于在第2级以后任一 NOR门GTI的输出都保持L电平，所以第2级以后的NOR门GTl的输出信号SRl?SRn+3维持L电平。
[0099]由于时钟信号CLK的H电平维持到时刻t4，在时刻t4启动脉冲SP也维持H电平，所以初级的NOR门GTl的输出信号SRO也在时刻t4还维持H电平。然后，在时刻t4，若时钟信号CLK从H电平下降到L电平，则初级的钟控反相器INV3成为激活状态，将使初级的NOR门GTl的输出信号SRO反相后的L电平的信号供给至初级的NOR门GTl的输入。从而，初级的NOR门GTl的输出信号SRO维持为H电平，直到时钟信号CLK的电平接着变化的时刻t6为止。
[0100]另外，若在时刻t4时钟信号CLK从H电平下降到L电平，则第2级的钟控反相器INVl成为激活状态，将使初级的NOR门GTl的输出信号SRO反相后的信号供给至第2级的NOR门GTl的输入端子。从而，第2级的NOR门GTl的输出信号SRl在时刻t4从L电平上升到H电平。
[0101]结果，在输入端子被供给初级的NOR门GTl的输出信号SRO和第2级的NOR门GTl的输出信号SRl的NAND门GT2的输出在时刻t4从H电平下降到L电平，经由反相器INV4，在时刻t4从L电平上升到H电平的采样信号Si(图9中未图示)供给至第I锁存电路44-2的初级的晶体管Trl的栅极端子。
[0102]另外，若在时刻t4时钟信号CLK从H电平下降到L电平，则第3级以后的钟控反相器INV3或钟控反相器INVl也成为激活状态，但是由于在第3级以后任一 NOR门GTl的输出都保持L电平不变，所以第3级以后的NOR门GTl的输出信号SR2?SRn+3维持L电平。
[0103]控制电路20在从时刻t4起经过了时钟信号CLK的1/4周期后的时刻t5，使启动脉冲SP从H电平下降到L电平，但是由于初级的单位电路UO的钟控反相器INVl保持非激活状态不变，所以启动脉冲SP的电平的变化对初级的NOR门GTl的输出信号SRO不产生影响。
[0104]另外，由于时钟信号CLK的L电平维持到时刻t6为止，初级的NOR门GTl的输出信号SRO到时刻t6为止也维持H电平，所以第2级的NOR门GTl的输出信号SRl也在时刻t6还维持H电平。然后，若在时刻t6时钟信号CLK从L电平上升到H电平，则第2级的钟控反相器INV3成为激活状态，将使第2级的NOR门GTl的输出信号SRl反相后的L电平的信号供给至第2级的NOR门GTl的输入。从而，第2级的NOR门GTl的输出信号SRl维持为H电平，直到时钟信号CLK的电平接着变化的时刻t7为止。
[0105]在从时刻t4起经过了时钟信号CLK的I/2周期后的时刻t6，若时钟信号CLK从L电平上升到H电平，则初级的单位电路UO中的钟控反相器INVl成为激活状态，将在时刻t6已经成为L电平的启动脉冲SP供给至初级的NOR门GTl的输入端子。从而，初级的NOR门GTl的输出信号SRO在时刻t6从H电平下降到L电平。
[0106]结果，在输入端子被供给初级的NOR门GTl的输出信号SRO和第2级的NOR门GTl的输出信号SRl的NAND门GT2的输出在时刻t6从L电平上升到H电平，经由反相器INV4，在时刻t6从H电平下降到L电平的采样信号Si(图9中未图示)供给至第I锁存电路44-2的初级的晶体管Trl的栅极端子。
[0107]从而，在从时刻t4到时刻t6为止的时钟信号CLK的1/2周期量的期间Tl中，第I锁存电路44-2的初级的晶体管Trl成为导通状态，在该定时，向晶体管Trl的源极端子供给的影像信号VIDEO的内容即DI被锁存在第I锁存电路44-2的初级的锁存电路。
[0108]另外，若在时刻t6时钟信号CLK从L电平上升到H电平，则第3级的钟控反相器INVl成为激活状态，将使第2级的NOR门GTl的输出信号SRl反相后的信号供给至第3级的NOR门GTl的输入端子。从而，第3级的NOR门GTl的输出信号SR2在时刻t6从L电平上升到H电平。
[0109]结果，在输入端子被供给第2级的NOR门GTl的输出信号SRl和第3级的NOR门GTl的输出信号SR2的NAND门GT2的输出在时刻t6从H电平下降到L电平，经由反相器INV4，在时刻t6从L电平上升到H电平的采样信号s2(图9中未图示)供给至第I锁存电路44-2的第2级的晶体管Trl的栅极端子。
[0110]另外，若在时刻t6时钟信号CLK从L电平上升到H电平，则第4级以后的钟控反相器INV3或钟控反相器INVl也成为激活状态，但是由于第4级以后任一 NOR门GTl的输出都保持L电平不变，所以第4级以后的NOR门GTl的输出信号SR3?SRn+3维持L电平。
[0111]另外，由于时钟信号CLK的H电平维持到时刻t7，第2级的NOR门GTl的输出信号SRl到时刻t7为止也维持为H电平，所以第3级的NOR门GTl的输出信号SR2也在时刻t7还维持H电平。然后，若在时刻t7时钟信号CLK从H电平下降到L电平，则第3级的钟控反相器INV3成为激活状态，将使第3级的NOR门GTl的输出信号SR2反相后的L电平的信号供给至第3级的NOR门GTl的输入。从而，第3级的NOR门GTl的输出信号SR2维持为H电平，直到时钟信号CLK的电平接着变化的时刻t8为止。
[0112]若时钟信号CLK在从时刻t6起经过了时钟信号CLK的1/2周期后的时刻t7从H电平变化为L电平，则第2级的单位电路Ul的钟控反相器INVl成为激活状态，使在时刻t7已经成为L电平的初级的NAND门的输出信号SRO反相，将H电平的信号供给至第2级的NOR门GTl的输入端子。结果，第2级的NOR门GTl的输出信号SRl在时刻t7从H电平变化到L电平。
[0113]结果，在输入端子被供给第2级的NOR门GTl的输出信号SRl和第3级的NOR门GTl的输出信号SR2的NAND门GT2的输出在时刻t7从L电平上升到H电平，经由反相器INV4，采样信号82(图9中未图示)在时刻t7从H电平变化为L电平，变化为L电平的信号供给至第I锁存电路44-2的第2级的晶体管Trl的栅极端子。
[0114]从而，在从时刻t6到时刻t7的时钟信号CLK的1/2周期量的期间T2中，第I锁存电路44-2的第2级的晶体管Trl成为导通状态，在该定时向晶体管Trl的源极端子供给的影像信号VIDEO的内容即D2被锁存到第I锁存电路44-2的第2级的锁存电路。
[0115]以下，同样，各级的NOR门GTl的输出信号从前级的NOR门GTl的输出信号从L电平上升到H电平的定时偏移时钟信号CLK的1/2周期量而从L电平上升到H电平，在时钟信号CLK的I周期后从H电平下降到L电平。即，具有时钟信号CLK的I周期量的脉冲宽度的启动脉冲SP偏移时钟信号CLK的1/2周期量而从各级的NOR门GTl依次输出。并且，若关注预定的级，则在该预定的级的前一级的NOR门GTl的输出信号和该预定的级的NOR门GTl的输出信号都成为H电平的时钟信号CLK的1/2周期量的期间中，与该预定的级对应的第I锁存电路的级的晶体管Tr I成为导通状态，在该定时，作为供给至该晶体管Trl的源极端子的影像信号VIDEO的内容的数据被锁存到第I锁存电路的该级的锁存电路。这样，在第I锁存电路的第I级到第η级的单位电路PI?Pn中的锁存电路依次锁存影像信号VIDEO的数据Dl?Dn (数据信号Vx [ I ]?Vx[η])。
[0116]并且，在第I锁存电路的最终级即第η级的单位电路Pn中的锁存电路锁存影像信号VIDEO的Dn，若移位寄存器44-1的第η+1级的单位电路Un+Ι、即作为脉冲生成电路44-4起作用的第η+1级的单位电路Un+Ι中的NAND门GTI在时刻t9从L电平上升到H电平，则脉冲生成电路44-4的OR门GT3的输出信号即锁存脉冲LAT在时刻t9从L电平上升到H电平。
[0117]从而，第2锁存电路44-3的各级的晶体管Tr2成为导通状态，在第I锁存电路44-2的各级的锁存电路锁存着的影像信号VIDEO的数据DI?Dn—齐被锁存到第2锁存电路44_3的各级的锁存电路。
[0118]另外，在脉冲生成电路44-4中，在第η+1级的NOR门GTl的输出信号SRn+Ι之后，第η+2级的NOR门GTI的输出信号SRn+2、第η+3级的NOR门GTI的输出信号SRn+3偏移时钟信号CLK的1/2周期而从L电平依次上升到H电平。分别地，第η+1级的NOR门GTl的输出信号SRn+Ι在时亥Ij 111从H电平下降到L电平，第n+2级的NOR门GTI的输出信号SRn+2在时刻112从H电平下降至IjL电平，第η+3级的NOR门GTI的输出信号SRn+3在时刻113从H电平下降到L电平，但是由于输出信号SRn+Ι?输出信号SRn+3的H电平具有分别按时钟信号CLK的1/2周期量重叠的期间，所以结果，如图9所示，OR门GT3的输出信号即锁存脉冲LAT成为在从时刻t9到时刻113、即时钟信号CLK的2周期量的期间T3中维持H电平且在时刻tl3从H电平变化为L电平的信号。换言之，锁存脉冲LAT成为具有时钟信号CLK的2周期量的脉冲宽度的信号。
[0119]结果，由于可以以比启动脉冲SP的脉冲宽度宽的、时钟信号CLK的2周期量这样具有充分余裕的时间驱动与全部数据线34对应的第2锁存电路44-3的初级到η级的全部锁存电路，能够使由第I锁存电路44-2锁存的数据信号Vx [ I ]?Vx [η ]切实地锁存在第2锁存电路44-3，且能够通过第2锁存电路44-3对全部数据线34切实地进行写入，所以能够消除显示不良。
[0120]比较例
[0121]参照图16及图17说明比较例。图16所示的比较例的数据线驱动电路440具备移位寄存器440-1、第I锁存电路440-2、第2锁存电路440-3、脉冲生成电路440-4。第I锁存电路440-2及第2锁存电路440-3分别是与图8所示的第I实施方式中的数据线驱动电路44的第I锁存电路44-2及第2锁存电路44-3相同的构成。但是，移位寄存器440-1，若与图8所示的第I实施方式中的移位寄存器44-1相比，则具有η+1个单位电路UO?Un+Ι，单位电路的数量比移位寄存器44-1少2个。并且，脉冲生成电路440-4包括移位寄存器440-1的第η+1级的单位电路1^+1、嫩冊门6丁2、5个反相器1附10?1附14。
[0122]由于移位寄存器440-1具有初级到η级的单位电路UO?Un，第I锁存电路440-2及第2锁存电路440-3分别是与第I实施方式中的数据线驱动电路44的第I锁存电路44-2及第2锁存电路44-3相同的构成，所以如图17所示，在时刻t0到时刻t9，影像信号VIDEO的数据DI?Dn (数据信号Vx [ I ]?Vx [η])被锁存在第I锁存电路440-2的初级到η级的各锁存电路的工作与第I实施方式相同。
[0123]但是，若在时刻19第η+1级的单位电路Un+1的NOR门GTI的输出信号SRn+1从L电平上升到H电平，则在输入端子被输入第η级的单位电路Un的NOR门GTl的输出信号SRn和第η+1级的单位电路Un+1的NOR门GTI的输出信号SRn+1的脉冲生成电路440-4的NAND门GT2的输出从H电平变化到L电平。结果，锁存脉冲LAT经由作为缓冲器起作用的5个反相器INVlO?INV14，在时刻t9从L电平上升到H电平。
[0124]从而，第2锁存电路440-3的各级的晶体管Tr2成为导通状态，在第I锁存电路440-2的各级的锁存电路锁存着的影像信号VIDEO的数据DI?Dn—齐被锁存在第2锁存电路440-3的各级的锁存电路。
[0125]在从时刻t9起经过了时钟信号CLK的1/2周期后的时刻tlO，若第η级的NOR门GTl的输出信号SRn从H电平变化为L电平，则在输入端子被输入第η级的单位电路Un的NOR门GTl的输出信号SRn和第η+1级的单位电路Un+1的NOR门GTI的输出信号SRn+1的脉冲生成电路440-4的NAND门GT2的输出从L电平上升到H电平。结果，锁存脉冲LAT经由作为缓冲器起作用的5个反相器INVlO?INV14，在时亥IjtlO从H电平变化为L电平。
[0126]从而，比较例中的脉冲LAT如图17所示，成为在从时刻t9到时刻tlO、即时钟信号CLK的1/2周期量的期间T4中维持H电平且在时刻tlO从H电平变化到L电平的信号。换言之，比较例的锁存脉冲LAT成为具有时钟信号CLK的1/2周期量的脉冲宽度的信号。
[0127]从而，需要以时钟信号CLK的1/2周期量这样非常短的时间驱动与全部数据线34对应的第2锁存电路440-3的初级到η级的全部锁存电路。因而，在比较例中，为了防止显示不良，使5个反相器INVlO?INV14作为缓冲器起作用，提高锁存脉冲LAT的驱动能力。但是，在这样的构成中，由于在作为缓冲器起作用的反相器之中的最终级的反相器INV14中需要处理大电流，所以需要从初级的反相器INVlO向最终级的反相器INV14逐渐增大晶体管的沟道宽度，到最终级的反相器INV14变得非常大。结果，依构成反相器INVlO到INV14的晶体管的特性，有时会产生大的泄漏电流，功耗变大，其中反相器INVlO到INV14构成缓冲器。
[0128]如对上述比较例与第I实施方式进行比较可知，在本发明中，由于能够生成时钟信号CLK的2周期量这样具有充分余裕的脉冲宽度的锁存脉冲LAT，所以不需要设置大的缓冲器，能够防止功耗的增大，并且向全部数据线34切实地写入全部数据信号而消除显示不良。
[0129]另外，在第I实施方式中，说明了将移位寄存器44-1的η+1级?η+3级的单位电路Un+ 1?Un+3用作脉冲生成电路44-4的一部分的例子，但是也可以使与单位电路Un+Ι?Un+3相当的电路与移位寄存器44-1分体地构成，将之用作脉冲生成电路44-4的一部分。
[0130]第2实施方式
[0131]接着，参照图10及图11说明本发明的第2实施方式。第2实施方式的数据线驱动电路44如图10所示，在移位寄存器44-1中具备初级到η级的单位电路UO?Un。另外，脉冲生成电路44-4具备在移位寄存器44-1的最终级即第η级之后追加的I级的移位寄存器、SR触发器FFl、反相器INV8及反相器INV9。另外，第I锁存电路44-2及第2锁存电路44-3的构成与第I实施方式中的第I锁存电路44-2及第2锁存电路44-3的构成相同。
[0132]SR触发器FFI的复位输入端子R与启动脉冲SP的供给端子连接，置位输入端子S与在移位寄存器44-1的最终级的第η级之后追加的单位电路Un+Ι中的NOR门GTI的输出端子连接。并且，将输出端子Q与反相器INV8连接，供给锁存脉冲LAT。
[0133]由于移位寄存器44-1具备初级到η级的单位电路UO?Un，第I锁存电路44-2及第2锁存电路44-3分别是与第I实施方式中的第I锁存电路44-2及第2锁存电路44_3相同的构成，所以如图11所示，在时刻t0到时刻t9，影像信号VIDEO的数据Dl?Dn(数据信号Vx[l]?Vx [ η ])被锁存在第I锁存电路44-2的初级到η级的各锁存电路的工作与第I实施方式相同。
[0134]但是，在与η级的单位电路Un的NOR门GTl的输出信号SRn从L电平上升至IjH电平的时刻114相比、时钟信号CLK的I /2周期后的时刻t9，若所追加的I级的单位电路Un+1的NOR门GTI的输出信号SRn+1从L电平上升到H电平，则该输出信号SRn+1供给至SR触发器FFI的置位输入端子S，来自SR触发器FFl的输出端子Q的输出信号在时刻t9从L电平上升到H电平。结果，锁存脉冲LAT经由作为缓冲器起作用的反相器INV8及INV9，在时刻t9从L电平上升到H电平。
[0135]从而，第2锁存电路440-3的各级的晶体管Tr2成为导通状态，第I锁存电路440-2的各级的锁存电路锁存着的影像信号VIDEO的数据Dl?Dn—齐被锁存在第2锁存电路440-3的各级的锁存电路。
[0136]为了下一行的写入，来自SR触发器FFl的输出端子Q的输出信号的H电平维持到在时刻tl5启动脉冲SP从L电平上升到H电平为止。然后，在时刻tl5，若启动脉冲SP从L电平上升到H电平，该启动脉冲SP供给至SR触发器FFl的复位输入端子R，则来者SR触发器FFI的输出端子Q的输出信号在时刻115从H电平下降到L电平。
[0137]从而，在第2实施方式，如图11所示，锁存脉冲LAT成为具有从时刻t9到时刻115、即时钟信号CLK的2.5周期以上的期间T5量的脉冲宽度的信号。
[0138]结果，在本实施方式中，也由于可以以比启动脉冲SP的脉冲宽度宽的、时钟信号CLK的2.5周期以上这样具有充分余裕的时间驱动与全部数据线34对应的第2锁存电路44-3的初级到η级的全部锁存电路，能够使数据信号Vx [ I ]?Vx [ η ]切实地锁存在第2锁存电路44-3，且能够通过第2锁存电路44-3对全部数据线34切实地进行写入，所以能够消除显示不良。另外，由于不需要大的缓冲器，所以能够抑制功耗的增大。
[0139]第3实施方式
[0140]接着，参照图12及图13说明本发明的第3实施例方式。如图12所示，移位寄存器44-
1、第I锁存电路44-2及第2锁存电路44-3的构成与第2实施方式中的移位寄存器44-1、第I锁存电路44-2及第2锁存电路44-3的构成相同。但是，第3实施方式的脉冲生成电路44-4不同于第2实施方式的脉冲生成电路44-4，包括在移位寄存器44-1的最终级即第η级之后追加的I级的移位寄存器、OR门GT4、D触发器FF2、反相器INV8、反相器INV9。
[0141]在OR门GT4的输入端子，连接着在移位寄存器44-1的最终级即第η级之后追加的单位电路Un+1中的NOR门GTI的输出端子和启动脉冲SP的供给端子。OR门GT4的输出端子连接于D触发器FF2的时钟端子。另外，在本实施方式中，D触发器FF2的反相输出端子与输入端子D连接，形成分频电路。并且，将D触发器FF2的反相输出端子与反相器INV8连接，经由反相器INV8及反相器INV9，将D触发器FF2的反相输出端子的输出信号作为锁存脉冲LAT进行供给。
[0142]由于移位寄存器44-1、第I锁存电路44-2及第2锁存电路44-3分别是与第I实施方式中的第I锁存电路44-2及第2锁存电路44-3相同的构成，所以如图11所示，在时刻t0到时亥Ijt9，影像信号VIDEO的数据Dl?Dn(数据信号Vx[l]?Vx[n])被锁存到第I锁存电路44-2的初级到η级的各锁存电路的工作与第I实施方式相同。
[0143]接着，说明本实施方式的脉冲生成电路44-4。在初始状态下，D触发器FF2的反相输出端子的电平设为H电平。在该状态下，如图13所示，若为了写入最初的行而在时刻t0启动脉冲SP从L电平上升到H电平，则启动脉冲SP经由OR门GT4供给至D触发器FF2的时钟端子。D触发器FF2根据被供给至时钟端子的启动脉冲SP的上升沿，使反相输出端子的电平反相为L电平。结果，反相输出端子的输出信号在时刻t2，作为经由反相器INV8及反相器INV9从H电平下降到L电平的锁存脉冲LAT进行供给。
[0144]然后，在与η级的单位电路Un的NOR门GTl的输出信号SRn从L电平上升到H电平的时刻114相比、时钟信号CLK的I /2周期后的时刻t9，若所追加的I级的单位电路Un+1的NOR门GTI的输出信号SRn+1从L电平上升到H电平，则该输出信号SRn+1供给至D触发器FF2的时钟输入端子。D触发器FF2根据被供给至时钟端子的输出信号SRn+Ι的上升沿，使反相输出端子的电平从L电平反相为H电平。结果，反相输出端子的输出信号在时刻t9，作为经由反相器INV8及反相器INV9从L电平上升到H电平的锁存脉冲LAT进行供给。
[OH5]从而，第2锁存电路44-3的各级的晶体管Tr2成为导通状态，在第I锁存电路44-2的各级的锁存电路锁存着的影像信号VIDEO的数据DI?Dn—齐被锁存到第2锁存电路44_3的各级的锁存电路。
[0146]来自D触发器FF2的反相输出端子的输出信号的H电平，为了下一行的写入而维持到在时刻tl5启动脉冲SP从L电平上升到H电平为止。然后，在时刻tl5，启动脉冲SP从L电平上升到H电平，若该启动脉冲SP供给至D触发器FF2的时钟端子，则D触发器FF2根据供给至时钟端子的启动脉冲SP的上升沿，使反相输出端子的电平从H电平反相为L电平。结果，反相输出端子的输出信号在时刻15，作为经由反相器INV8及反相器INV9而从H电平下降到L电平的锁存脉冲LAT进行供给。
[0147]从而，第3实施方式中的锁存脉冲LAT如图13所示，成为具有从时刻t9到时刻tl5、即时钟信号CLK的2.5周期以上的期间T5量的脉冲宽度的信号。
[0148]结果，在本实施方式中，也由于可以以比启动脉冲SP的脉冲宽度宽的、时钟信号CLK的2.5周期以上这样具有充分余裕的时间驱动与全部数据线34对应的第2锁存电路44-3的初级到η级的全部锁存电路，能够使数据信号Vx [ I ]?Vx [ η ]切实地锁存在第2锁存电路44-3，且能够通过第2锁存电路44-3对全部数据线34切实地进行写入，所以能够消除显示不良。另外，由于不需要大的缓冲器，所以能够抑制功耗的增大。
[0149]变形例
[0150]以下，说明上述各实施方式的变形例。为了避免说明的重复，说明与上述的一实施方式的不同点，与共同的构成等有关的说明省略。
[0151]变形例I
[0152]在第I实施方式中，说明了使用移位寄存器44-1的3级的单位电路作为脉冲生成电路44-4的例子，但是本发明不限定于该构成，也可以使用3级以上的单位电路。另外，也可以使与3级以上的单位电路相当的电路与移位寄存器44-1分体地形成而用作脉冲生成电路44-4。
[0153]变形例2
[0154]在上述的实施方式中，说明了由NAND门、钟控反相器及反相器构成单位电路、由多个单位电路构成移位寄存器的例子，但是本发明不限定于该构成。例如，也可以由触发器等构成移位寄存器。
[0155]应用例
[0156]以下例示应用了本发明的电子设备。在图14及图15中图示采用了以上例示的电泳显示装置100的电子设备的外观。
[0157]图14是利用了电泳显示装置100的便携型的信息终端(电子书)310的立体图。如图14所示，信息终端310构成为包括:由使用者操作的操作器312;在显示部314显示图像的电泳显示装置100。若操作器312被操作，则显示部314的显示图像改变。
[0158]图15是利用了电泳显示装置100的电子纸320的立体图。如图15所示，电子纸320构成为包含在柔性的基板(片)322的表面形成的电泳显示装置100。
[0159]适用本发明的电子设备不限定于以上的例示。例如，可以在便携电话机和/或钟表(手表)、便携型的音响再现装置、电子记事本、触摸面板搭载型的显示装置等各种电子设备采用本发明的电光装置。
[0160]另外，本发明的显示元件不限定于电泳元件，也可以适用于有机EL元件、液晶元件等。从而，本发明的电光装置不限定于电泳显示装置，也可以适用于有机EL显示装置、无机EL显示装置、液晶显示装置、电致变色显示装置等。另外，作为电子设备的例子，也可以在使用了有机EL显示装置或者液晶显示装置的信息终端、便携电话机和/或钟表(手表)、便携型的音响再现装置、电子记事本、触摸面板搭载型的显示装置、平板电脑、电子书、智能手机等各种电子设备中采用本发明的电光装置。
【主权项】
1.一种电光装置的数据线驱动电路，其特征在于，所述电光装置具备:具有以矩阵状配置的多个像素的显示部、扫描线驱动电路和数据线驱动电路，且按每与一扫描线对应的多个像素经由数据线进行数据信号的写入，所述电光装置的数据线驱动电路具备: 第I锁存电路，其将向与上述一扫描线对应的各列的像素写入的上述数据信号，根据与各列对应的采样信号进行锁存； 移位寄存器，其传送预定的脉冲信号，输出与各列对应的上述采样信号； 第2锁存电路，其将锁存到了上述第I锁存电路的、向各列的像素写入的上述数据信号，根据锁存脉冲信号一齐进行锁存，并供给至各列的上述数据线；以及 脉冲生成电路，其基于为了生成从上述移位寄存器输出的与最终列对应的上述采样信号而传送到了与上述最终列对应的级的上述预定的脉冲信号，生成脉冲宽度比上述预定的脉冲信号的脉冲宽度宽的上述锁存脉冲信号。2.权利要求1所述的电光装置的数据线驱动电路，其特征在于， 上述脉冲生成电路具备传送上述预定的脉冲信号的电路，通过将传送到了与上述最终列对应的级的上述预定的脉冲信号以比该脉冲信号的脉冲宽度短的间隔进而进行多级传送，并取得所传送的多个脉冲信号的逻辑和，来生成脉冲宽度比上述预定的脉冲信号的脉冲宽度宽的上述锁存脉冲信号。3.权利要求1所述的电光装置的数据线驱动电路，其特征在于， 上述脉冲生成电路具备SR触发器电路，使传送到了与上述最终列对应的级的上述预定的脉冲信号输入至上述SR触发器电路的置位输入端子，并且使通过上述移位寄存器进行传送之前的上述预定的脉冲信号输入至上述SR触发器电路的复位输入端子，来生成脉冲宽度比上述预定的脉冲信号的脉冲宽度宽的上述锁存脉冲信号。4.权利要求1所述的电光装置的数据线驱动电路，其特征在于， 上述脉冲生成电路具备将反相输出端子与数据输入端子连接后的D触发器电路，使传送到了与上述最终列对应的级的上述预定的脉冲信号或通过上述移位寄存器进行传送之前的上述预定的脉冲信号输入至上述D触发器电路的时钟端子，来生成脉冲宽度比上述预定的脉冲信号的脉冲宽度宽的上述锁存脉冲信号。5.—种电光装置，其特征在于， 具备权利要求1至4的任一项所述的数据线驱动电路。6.一种电子设备，其特征在于， 具备权利要求5所述的电光装置。
【文档编号】G09G3/34GK105825818SQ201610035881
【公开日】2016年8月3日
【申请日】2016年1月20日
【发明人】安部大介
【申请人】精工爱普生株式会社