专利名称：一种修正掩膜布局图的方法
技术领域：
本发明提供一种修正掩膜布局图的方法，特别是一种修正掩膜布局图进行图案转移时所产生的系统误差的方法。
背景技术：
为了在半导体芯片上形成一设计的集成电路(IC)，半导体制造厂(semiconductor foundry)必须先制作一掩膜(mask)，并在掩膜上形成一设计的布局(layout)图案，再经由光刻(photolithography)过程将掩膜上的图案经曝光显影后以一定的比例转印到半导体芯片上的光致抗蚀剂，之后再利用蚀刻过程将半导体芯片上光致抗蚀剂未覆盖的区域上的物质，例如硅或二氧化硅等，加以去除。故掩膜上的图案便经由光刻和蚀刻两个过程，先转印到光致抗蚀剂，然后再到半导体芯片上。所以光刻和蚀刻过程可说是半导体过程中两个非常重要的过程，因此如何将掩膜上的图案经由光刻和蚀刻过程准确地转印到半导体芯片，已成为研究半导体过程非常重要的课题。
由于在进行光刻过程来将掩膜图案转移至光致抗蚀剂层时，高密度排列的掩膜图案的转角处(corner)非常容易因为过度曝光(overexpose)或是曝光不足而产生光学接近效应(optical proximity effect)，进而影响图案转移的准确度。因此目前解决的方法，是利用计算机辅助设计(computeraided design，CAD)的方式来对掩膜图案进行光学近似修正(opticalproximity correction，OPC)以消除光学接近效应。
然而除了光学接近效应之外，掩膜图案仍可能在进行蚀刻过程时，因为设计在半导体芯片上的元件图案具有不同的图案密度(patterndensity)，而引发微负荷效应(micro-loading effect)，影响蚀刻的均匀性。
参考图1，图1为公知的一掩膜布局图示意图。如图1所示，掩膜布局图上包含有多个具有相同线宽w的线形元件图案A、B、C，分别用来定义不同区域的字线(word line)或位线(bit line)等导电区域。其中二元件图案A之间的线距(line space)s定义为a，二元件图案B之间的线距s定义为b，而二元件图案C之间的线距s定义为c，且线距a、b、c的数值并不相等。换句话说，掩膜布局图上的各元件图案A、B、C之间具有不相等的图案密度。
参考图2，图2为依据图1所示的掩膜布局图进行蚀刻过程来将图案转移至一半导体芯片上时，所获得的蚀刻后检查临界尺寸(after-etch-inspection critical dimension，AEI CD)线宽w′与线距s之间的关系示意图。其中纵轴是表示掩膜布局图上的各元件图案转移至半导体芯片上的蚀刻后线宽，横轴是表示掩膜布局图上的各元件图案之间的线距，空心圆圈为一线宽量测值，而黑色实线则是利用数值方法以及各线宽量测值所作的一线宽逼近曲线(fitting curve)。如图2所示，掩膜布局图上的各元件图案的蚀刻后线宽w′可能受到微负荷或其他系统误差因素影响，产生蚀刻不均匀的现象，例如各元件图案的蚀刻后线宽可能随着线距增加而递增，也就是说图案密度愈低、愈孤立的线形图案所可能获得的蚀刻后线宽愈大于较密集的线形图案所获得的蚀刻后线宽。
由于在传统0.18微米过程的IC设计时，微负荷效应并非衡量半导体芯片整体均匀度的主要因素，因此由微负荷效应所造成的蚀刻不均匀亦经常被忽略。然而随着半导体元件尺寸的缩减以及集成度的提升，目前对于元件均匀度的要求亦日趋严苛。假设微负荷效应可造成10纳米(narometer，nm)的线宽误差，则此误差对于0.15，0.13甚至0.1微米过程来说，误差率已高达6％，8％，甚至10％。因此如何改善半导体芯片的表面均匀度以提高产品成品率，已成为0.15微米以下过程的重要课题。
发明内容
因此，本发明的目的即在提供一种修正掩膜布局图的方法，以有效避免微负荷效应所造成的图案偏差。
在本发明的最佳实施例中，首先提供一包含有多个具有不同图案密度的元件图案的掩膜布局图，然后执行一检测程序，依据掩膜布局图上的各元件图案之间的图案密度将各元件图案分为多类元件图案，之后再分别对各类元件图案进行修正。
由于本发明可以依据引起微负荷效应的图案密度来对掩膜布局图上的元件图案进行分类，并且对各类元件图案作适度修正，因此可以有效改善半导体芯片的表面均匀度，尤其可以提高0.15微米以下过程的产品成品率。
图1为公知的一掩膜布局图示意图。
图2为公知的一掩膜布局图的蚀刻后线宽与线距之间的关系示意图。
图3为本发明的修正一掩膜布局图的方法流程图。
图4为依据本发明方法所修正的掩膜布局图示意图。
图5为本发明经微负荷修正后的蚀刻后线宽与传统未经微负荷修正的蚀刻后线宽的比较图。
图6为本发明经微负荷修正后的线宽偏差值与传统未经微负荷修正的线宽偏差值的比较图。
图示的符号说明10～50 修正掩膜布局图步骤A、B、C、A′、B′元件图案a、b、c 线距w线宽具体实施方式
参阅图3，图3为本发明修正掩膜布局图以避免产生微负荷效应的方法流程图。如图3所示，本发明方法先进行步骤10，提供一掩膜布局图数据库。该掩膜布局图上包含有多个(线形)元件图案，分别用来定义单芯片上不同区域的导电区域，例如存储单元区(memory cell region)以及逻辑电路区的字线或位线等具有不同电路设计需求的元件图案，或用来定义多芯片上的元件图案，且该数据库中包含有各该元件图案的参数数据。
由于微负荷效应由各元件图案之间的图案密度差异所导致，因此本发明随后即进行步骤20，提供一检测程序，并根据各元件图案的图案密度来进行分类，如步骤30所示，将各元件图案分为多类元件图案32、34、36、38，包含第一类元件图案、第二类元件图案至第N-1类元件图案以及第N类图案等，或者称为密集(dense)图案、次密集(sub-dense)图案、半密集(semi-dense)图案以及孤立(isolated)图案等。
随后如步骤40所示，根据分类结果再分别对各类元件图案进行不同程度的线宽值补偿修正。例如分别对第一类元件图案32进行第一定值修正42，对第二类元件图案34进行第二定值修正44，对第N-1类元件图案36进行第N-1定值修正46，以及对第N类元件图案38进行第N定值修正48等步骤。最后，进行步骤50，综合各修正值并输出包含各修正元件图案的掩膜布局图，即完成本发明的掩膜图案修正。
修正后的掩膜布局图请参考图4，图4以图1所示的等线宽元件图案A、B、C为例来进行线宽修正，亦即分别对具有较低图案密度的元件图案A与B进行不同程度的线宽缩减，以分别形成元件图案A′以及B′。此外，在本发明的其他实施例中，进行线宽修正时亦可以依据各元件图案的图案密度的大小来决定增加或删减其线宽。
如图5与图6所示，本发明经微负荷修正后的元件图案A′以及B′在进行图案转移之后，所获得的蚀刻后线宽值将可落在一合理线宽范围(如126～132纳米之间)内，进而缩小与元件图案C的蚀刻后线宽(介于123～133纳米之间)之间的差异，而且本发明经微负荷修正后的全体线宽偏差值可降至5～6纳米以下，远低于传统未经微负荷修正高达15纳米的蚀刻偏差值，因此与传统未经微负荷修正的掩膜布局图相比较，本发明可以有效改善半导体芯片的蚀刻均匀度。
本发明的特征主要依据掩膜布局图上各元件图案的图案密度来对各元件图案分类，之后再针对同一类元件图案中的各元件图案进行等值线宽修正。本发明所依据的图案密度可以由二线形图案之间的线距来决定，例如由a、b、c的大小排列来决定元件图案A、B、C的图案密度高低顺序以及其相对应的线宽修正值大小。此外，图案密度亦可以由任何其他可以分辨密集图案或孤立图案的方法决定，例如由线形图案的线宽w除以二邻近线形图案之间的线距s来决定，进而获得二元件图案A之间的图案密度d＝w/a的计算公式。
除了依据各元件图案的图案密度来对各元件图案分类，在本发明的其他实施例中，亦可以直接利用各元年图案在进行图案转移(蚀刻过程)后的临界线宽偏差数据来进行各元件图案的分类。也就是说，本发明亦可以利用图2的蚀刻后线宽与线距的关系图来设定多个线距范围，至少将各元件图案分类为密集图案、半密集图案以及孤立图案等，之后再对同一类中的各元件图案进行等值的线宽修正。
与公知的修正掩膜布局图的方法相比较，本发明依据引起微负荷效应的图案密度来对掩膜布局图上的元件图案进行分类，并且对各类元件图案作适度修正，因此可以有效改善半导体芯片的表面均匀度，尤其可以提高0.15微米以下过程的产品成品率。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的等效变化与改进，皆应属本发明专利的涵盖范围。
权利要求
1.一种修正掩膜布局图的方法，该掩膜布局图上包含有多个线形图案，该方法包含有下列步骤提供各该线形图案在一图案转移过程中所产生的线宽偏差数据；执行一检测程序，依据各该线形图案的线宽偏差数据将各该线形图案至少分类为第一类线形图案以及第二类线形图案；以及分别对该第一类线形图案进行第定值修正以及对该第二类线形图案进行第二定值修正。
2.如权利要求1所述的方法，其中该第一类线形图案与该第二类线形图案具有不同的图案密度。
3.如权利要求2所述的方法，其中该图案密度由二相邻的线形图案之间的线距所决定。
4.如权利要求1所述的方法，其中该线宽偏差由系统误差所造成。
5.如权利要求1所述的方法，其中该线宽偏差由微负荷效应所造成。
6.如权利要求1所述的方法，其中该线宽偏差为蚀刻后检查临界尺寸线宽(AEI CD)偏差值。
7.如权利要求1所述的方法，其中该第一类线形图案为密集图案或半密集图案，而该第二类线形图案为孤立图案。
8.如权利要求1所述的方法，其中该第一类线形图案为孤立图案或半孤立图案，而该第二类线形图案为密集图案。
9.如权利要求1所述的方法，其中该第一定值修正以及该第二定值修正包含增加各该线形图案的线宽或删减各该线形图案的线宽。
10.如权利要求1所述的方法，其中各该线形图案用来定义一导电区。
11.一种修正掩膜布局图在进行图案转移过程时所产生的系统误差的方法，该掩膜布局图上包含有多个元件图案，该方法包含有下列步骤执行一检测程序，依据该掩膜布局图上的各该元件图案之间的图案密度将各该元件图案分为多类元件图案；以及分别对各该类元件图案进行修正。
12.如权利要求11所述的方法，其中各该元件图案为线形图案。
13.如权利要求12所述的方法，其中在修正各该类元件图案时包含增加各该线形图案的线宽或删减各该线形图案的线宽。
14.如权利要求12所述的方法，其中该图案密度由二相邻的线形图案之间的线距所决定。
15.如权利要求14所述的方法，其中各该类元件图案至少包含密集图案，半密集图案以及孤立图案。
16.如权利要求11所述的方法，其中该图案密度由电路设计需求所决定。
17.如权利要求16所述的方法，其中各该类元件图案至少包含存储单元区元件图案以及逻辑电路区元件图案。
18.如权利要求11所述的方法，其中在修正各该类元件图案时，同一类的各该元件图案进行等值的修正。
19.如权利要求11所述的方法，其中该系统误差由微负荷效应所造成。
全文摘要
本发明提供一种修正掩膜布局图的方法，该掩膜布局图上包含有多个具有不同图案密度的元件图案。本发明的方法先执行一检测程序，并依据掩膜布局图上的各元件图案之间的图案密度来将各元件图案分为多类元件图案，最后再分别对各类元件图案进行修正。
文档编号G03F1/72GK1450407SQ0210590
公开日2003年10月22日 申请日期2002年4月9日 优先权日2002年4月9日
发明者李启明, 范政文, 黄俊仁, 刘智强 申请人:联华电子股份有限公司