专利名称：驱动液晶显示器列的系统的制作方法
技术领域：
本发明涉及用于驱动液晶显示器列的系统。
背景技术：
当今，液晶显示器(LCD)用在数目不断增长的产品中，例如，蜂窝式电话，便携式计算即，等等。黑白，灰阶或彩色显示器通常是由行和列的电极矩阵构成，在所加电压信号的正确驱动下，可以在交叉点形成液晶的光学性质变化，这些交叉点称之为像素。
利用驱动行和列的各种不同方法，我们在显示器上得到可观看的图像。
一种用于驱动LCD的常用方法，称之为Improved Alt&Pleshko(IA&P)，要求在基本的时间周期内激励单行电极，其中借助于单个选择脉冲和同时激励列电极；在该电极上加合适的电压值，可以使属于该单行的所有像素接通或关断。在相继的基本时间周期内，激励另一行电极等等，直至完成最后一行电极的扫描；所以，若行的数目是N和基本时间周期是T，则扫描全部行所需的时间是NT，它也称之为“帧”。
液晶的光学传输特性随加到像素上的电压幅度而变化，但施加直流电压可以损坏液晶，因为它永久地改变和退化材料的物理性质。因此，用于驱动LCD单个像素的电压信号是相对于直流电压共同值的交变电压，而直流电压不必是接地电势。按照这种方式，驱动显示器像素是通过两个相等幅度的波形，但相对于共同电压具有周期性变化的相反极性。所以，在一帧周期T内加到给定像素上的驱动电压在相继一帧周期T内加相反极性的电压。
然而，所有这些电压转变涉及驱动电路必须消耗的大量功率。所以，在设计LCD行和列的驱动装置时，一个主要目的是减小功率消耗，为的是使所述装置电源传输的功率以及这些装置耗散的功率减至最小。
图1描述LCD行和列驱动装置的一部分，更精确地说是PhilipsPCF 8548。
LOW_FRAME是在偶数帧中等于0和在非偶数帧中等于1的逻辑信号。WHITE_PIX是像素接通时等于0和像素关断时等于1的逻辑信号。从这两个信号开始，通过电路1，产生驱动两个PMOS晶体管T9，T10和两个NMOS晶体管T7，T8的控制信号。
具体地说，晶体管T8，T9和T10的栅极终端是由图2所示3个相同的电路单元C1驱动。所述单元是电平移动缓冲器，它把逻辑信号电平从低电压转变成高电压，具体地说是从电源电压VDD转变成某个装置(图中未画出)产生的驱动电压VLCD，该装置包括通过连接几级电荷泵的升压调整器。
每个单元C1包括两个NMOS晶体管M22和M23，它们是由信号A和NA驱动，即，逻辑电路1的输出信号和它的负信号。晶体管M22和M23的源极终端连接到电压VSS，而漏极终端分别连接到两个PMOS晶体管M20和M21的漏极终端，在它们的源极终端上有电压VLCD；此外，晶体管M22和M23的漏极终端连接到晶体管M21和M20的栅极终端。输出Q驱动晶体管T10，T9和T8的栅极。
晶体管T7的栅极终端是由逻辑低电压信号直接驱动。
晶体管T9的源极终端连接到电压基准VA，而漏极终端连接到晶体管T10的漏极终端，它的源极终端连接到电压VLCD。晶体管T8的源极终端连接到电压基准VB，而漏极终端连接到晶体管T7的漏极终端，它的源极终端连接到电压VSS。两对晶体管T7-T8和T9-T10的漏极终端是公共的并提供输出信号OUT。
电压VA和VB是电压VLCD与VSS之间不同电平的中间电压，它们产生在LCD的驱动装置内部。按照以下描述的准则，基于显示器矩阵的尺寸，选取这些些电平与VLCD之间的关系。
具体地说，按照Improved Alt&Pleshko的技术，为了合适地驱动液晶显示器，在该装置内部产生VLCD与VSS之间四个不同电平的中间电压。这些电压与VLCD之间关系的设定是按照以下关系式和基于显示器的行数目mVLCD，[(n+3)/(n+4)]*VLCD，[(n+2)/(n+4)]*VLCD，[2/(n+4)]*VLCD，[1/(n+4)]*VLCD，VSS其中n是由m的平方根减去3给出。
例如，m＝81，则n＝6，在显示器有81行的情况下，电压电平是VLCD，(9/10)*VLCD，(8/10)*VLCD，(2/10)*VLCD，(1/10)*VLCD，VSS参照图1所示的驱动电路，在列驱动的情况下，电压基准VA和VB分别等于(8/10)*VLCD和(2/10)*VLCD。例如，按照以下方式进行驱动在一帧中，晶体管T9和T10是交替地接通，而T7和T8是关断；在这种情况下，适合于驱动列的输出信号OUT是在VLCD与VA之间变化，它取决于在列和行的交叉点给定行和列矩阵上对应像素是否接通。在相继一帧中，晶体管T7和T8是交替地接通，而晶体管T9和T10是关断，所以，输出信号是在VSS与VB之间变化，它取决于对应列和行的交叉点上像素是否接通。在驱动两列COL0和COL1的情况下，图3表示帧n和相继帧n+1的输出信号OUT波形。图4表示它出现在显示器上的图像。
发明内容
鉴于目前的技术状态，本发明的目的是制作一种用于驱动液晶显示器列的系统，与现有装置比较，它消耗很小的电流。
按照本发明，实现这个目的是借助于一种用于驱动液晶显示器列的系统，包括逻辑电路，它工作在第一电源电压与第二电源电压之间的供电路径，其中所述第一电源电压高于所述第二电源电压，所述逻辑电路能够在输入端首先产生第一逻辑信号和在输出端产生第二逻辑信号，其数值等于所述第一电源电压或第二电源电压；升高器装置，它耦合到所述逻辑电路并工作在大于所述第一电源电压的第三电源电压与所述第二电源电压之间的供电路径，所述升高器装置能够升高所述第二逻辑信号的数值；第一对晶体管和第二对晶体管，它们有不同的供电路径和有共同的输出终端，所述第一对晶体管和第二对晶体管是与所述升高器装置和所述逻辑电路相关以确定列的驱动信号，其特征是，所述升高器装置是两个装置，且每个装置与一对所述晶体管连接，以及它包括耦合到所述两个升高器装置的关断电路，当两对晶体管中的一对晶体管是在工作状态时，所述电路能够在一帧时间周期内保持所述两对晶体管中的另一对晶体管是在关断状态。
根据以下对附图中作为非限制性例子的实施例详细描述，本发明的特征和优点是显而易见的，其中图1是按照现有技术LCD列驱动装置的电路图；图2是图1中部分电路的更详细电路图；图3表示在驱动两列的情况下图1所示电路中输出电压信号的波形图；图4表示LCD显示器上形成的图像；图5是按照本发明驱动LCD列的系统电路图；图6是图5所示装置的更详细电路图；图7表示图6所示电路的时间波形LOW-FRAME，WHITE-PIX，CN，CN-N，CP，CP-N和OUT。
具体实施例方式
图5表示按照本发明用于驱动LCD列的系统电路图。所述装置包括工作在电源电压VDD与电源电压VSS之间的低压逻辑电路(10)；两个电平移动器11和12，它们工作在装置提供的电源电压VLCD与电压VSS之间，该装置包括连接到几级电荷泵的升压调整器；一对晶体管PMOS T11，T12和一对晶体管NMOS T13，T14，它们有不同的供电路径。本发明工作原理的基础是，在一帧中绝没有两个晶体管PMOS或两个晶体管NMOS都处在接通状态。这可以去掉图1所示驱动装置中的电平移动器，因为每个电平移动器包含输出信号和它的负信号，但它需要添加一个电路，为了在上述帧关断期间使MOS晶体管不涉及交换；由此减小列驱动装置中使用的电流。所以，图5的装置还包括关断电路15，它能够产生适合于关断的两个信号tr-state1和tr-state2，交替地通过电平移动器11和12，在相继一帧中不涉及交换的PMOS晶体管T11，T12或NMOS晶体管T13，T14。
信号LOW_FRAME是在偶数帧中等于0和在非偶数帧中等于1的逻辑信号。WHITE_PIX也是逻辑信号，它在像素接通时等于0和在像素关断时等于1。从这两个信号开始，通过电路10，产生适合于驱动电平移动器11和12的逻辑信号CP，CP_N，CN，CN_N，它们依此驱动晶体管对PMOS T11，T12和晶体管对NMOS T13，T14。
电路10确保，若逻辑信号LOW_FRAME是在逻辑电平1，则信号CP，CP_N是在逻辑电平0，而信号CN，CN_N的交换是在信号WHITE_PIX交换之后；更精确地说，信号CN是与信号WHITE_PIX同相，而信号CN_N是信号CN的负信号。
假设逻辑信号CP，CP_N是在逻辑电平0，则所述信号驱动的电平移动器11必须不工作，因此，PMOS晶体管T11和T12被关断。在这种情况下，电路15产生的信号tr-state1保持电平移动器11不工作。电平移动器12驱动的NMOS晶体管T13，T14是工作的，和列驱动装置的输出OUT是在VSS与VB之间变化。
同样地，电路10确保，若逻辑信号LOW_FRAME是在逻辑电平0，则信号CN，CN_N是在逻辑电平1，而信号CP，CP_N的交换是在信号WHITE_PIX交换之后；更精确地说，信号CP是与信号WHITE_PIX同相，而信号CP_N是信号CP的负信号。
假设逻辑信号CN，CN_N是在逻辑电平1，则所述信号驱动的电平移动器12必须不工作，因此，NMOS晶体管T13和T14被关断。在这种情况下，电路15产生的信号tr-state2保持电平移动器12不工作。电平移动器11驱动的PMOS晶体管T11，T12是工作的，和列驱动装置的输出OUT是在VLCD与VA之间变化。
图7表示涉及两个相继帧根据模拟导出的信号LOW_FRAME，WHITE_PIX，CN，CN_N，CP，CP_N，OUT时间曲线图，这两个帧是偶数帧和非偶数帧。
图6详细地表示图5所示列驱动装置的详细元件图。
低电压逻辑电路10包括几个门电路NOT，NAND和NOR，它们在电路10的输入端是从信号WHITE_PIX和LOW_FRAME开始，产生适用于驱动电平移动器11和12的逻辑信号CP，CP_N，CN，CNN，其电压值等于图6所示的电压VDD或电压VSS。
装置11包括信号CP和CP_N驱动的两个NMOS晶体管M8和M9，其源极终端连接到电压VSS，而其漏极终端分别连接到两个晶体管PMOS M4和M5的漏极终端，它们的源极终端上有电压VLCD。晶体管M4和M5的栅极终端连接到晶体管M9和M8的漏极终端。
晶体管M8和M9的相同漏极终端连接到晶体管M2和M1的栅极终端，在它们的源极终端上有电压VLCD，在晶体管M3和M6的漏极终端，源极终端上有电压VLCD。晶体管M1，M2，M3，M6属于关断电路15，还包括晶体管M7，它的源极终端连接到电压VSS，其漏极终端是与晶体管M3和M6的栅极终端和晶体管M1和M2的漏极终端是共同的；信号LOW_FRAME出现在栅极终端上。
装置12包括信号CN，CN_N驱动的两个NMOS晶体管M14和M15，它们的源极终端连接到电压VSS，而其漏极终端分别连接到两个PMOS晶体管M12和M13的漏极终端，它们的栅极终端连接到晶体管M15和M14的漏极终端。晶体管M12和M13的源极终端连接到有共同栅极终端的两个晶体管M10和M11的漏极终端，而源极终端上有电压VLCD。晶体管M10和M11的栅极终端连接到晶体管M6的栅极终端。
PMOS晶体管对T11和T12在电压VLCD与VA之间有供电路径，而NMOS晶体管对T13和T14在电压VB与VSS之间有供电路径。晶体管T11和T12的栅极终端连接到装置11中晶体管M8和M9的漏极终端，而晶体管T13和T14的栅极终端连接到装置12中晶体管M15和M14的漏极终端。晶体管T11和T12的输出终端连接到晶体管T13和T14的输出终端，并代表本发明驱动装置的输出终端OUT。
从图6中可以看出，电路10确保，若逻辑信号LOW_FRAME是在逻辑电平1，则信号CP和CP_N是在逻辑电平0，而信号CN和CN_N的交换是在信号WHITE_PIX交换之后；更精确地说，信号CN是与信号WHITE_PIX同相，而信号CN_N是信号CN的负信号。
若逻辑信号CP和CP_N是在逻辑电平0，则电平移动器11是不工作的，和PMOS晶体管T11和T12被关断。事实上，晶体管M7是接通的并使晶体管M3和M6导通，因为它使晶体管M3和M6的栅极终端是在电压VSS上；按照这种方式，借助于晶体管M3和M6，它使晶体管T11和T12的栅极终端电压与VLCD基本相同。接通晶体管M7使晶体管M10和M11导通，从而使晶体管M12和M13的源极终端与VLCD实际相同。在这种情况下，电路15产生的信号tr-state1是在高电平，并保持电平移动器11不工作；信号tr-state2是在低电平，并允许装置12接通。NMOS晶体管T13，T14是由电平移动器12驱动工作，和列驱动装置的输出OUT是在VSS与VB之间变化。
同样地，电路10确保，若逻辑信号LOW_FRAME是在逻辑电平0，则信号CN和CN_N是在逻辑电平1，而信号CP和CP_N的交换是在信号WHITE_PIX交换之后；更精确地说，信号CP是与信号WHITE_PIX同相，而信号CP_N是信号CP的负信号。
若逻辑信号CN和CN_N是在逻辑电平1，则电平移动器12是不工作的，和NMOS晶体管T13和T14被关断。事实上，晶体管M7是关断的，晶体管M8或M9中一个晶体管的接通使晶体管M2或M1中一个晶体管导通，因为它使晶体管M2或M1的栅极终端电压为VSS；按照这种方式，它使晶体管T11和T12中一个栅极终端电压基本上等于VSS。接通晶体管M1或M2中的一个晶体管使晶体管M3和M6关断，和禁止装置12接通的晶体管M10和M11以及晶体管M13和M14被关断。在这种情况下，电路15产生的信号tr-state2是在高电平，并保持电平移动器12不工作；信号tr-state1是在低电平，并允许装置11接通。PMOS晶体管T11，T12是由电平移动器11驱动工作，和列驱动装置的输出OUT是在VLCD与VA之间变化。
权利要求
1.一种用于驱动液晶显示器列的系统，包括逻辑电路(10)，它工作在第一电源电压(VDD)与第二电源电压(VSS)之间的供电路径，其中所述第一电源电压(VDD)高于所述第二电源电压(VSS)，所述逻辑电路(10)能够在输入端首先产生第一逻辑信号(LOWFRAME，WHITE_PIX)和在输出端产生第二逻辑信号(CP，CN，CP_N，CN_N)，其数值等于所述第一电源电压(VDD)或第二电源电压(VSS)；升高器装置(11，12)，它耦合到所述逻辑电路(10)，并工作在大于所述第一电源电压(VDD)的第三电源电压(VLCD)与所述第二电源电压(VSS)之间的供电路径，所述升高器装置(11，12)能够升高所述第二逻辑信号(CP，CN，CP_N，CN_N)的数值；第一对晶体管(T11-T12)和第二对晶体管(T13-T14)，它们有不同的供电路径(VLCD-VA，VB-VSS)和有共同的输出终端(OUT)，所述第一对晶体管(T11-T12)和第二对晶体管(T13-T14)是与所述升高器装置(11，12)和所述逻辑电路(10)相关以确定列的驱动信号，其特征是，所述升高器装置(11，12)是两个装置，且每个装置连接到所述晶体管对(T11-T12，T13-T14)中的一对晶体管，以及它包括耦合到所述两个升高器装置(11，12)的关断电路(15)，当所述两对晶体管(T11-T12，T13-T14)中的一对晶体管是在工作状态时，所述电路(10)能够在一帧时间周期内保持所述两对晶体管(T11-T12，T13-T14)中的另一对晶体管是在关断状态。
2.按照权利要求1的装置，其特征是，所述关断电路(15)工作在所述第三电源电压(VLCD)与所述第二电源电压(VSS)之间的供电路径。
3.按照权利要求1的装置，其特征是，所述两个升高器装置(11，12)中的每个装置分别驱动所述两对晶体管(T11-T12，T13-T14)中的一对晶体管。
4.按照权利要求3的装置，其特征是，所述关断电路(15)在输入端有所述第一逻辑信号(LOW_FRAME，WHITE_PIX)中的一个逻辑信号(LOW_FRAME)，其数值是根据偶数帧或非偶数帧而变化。
5.按照权利要求4的装置，其特征是，根据输入端的所述逻辑信号(LOW_FRAME)的状态，所述关断电路(15)分别发送(11，12)互补的两个信号(tr_state1，tr_state2)到所述两个升高器装置(11，12)，为的是禁止其中一个或另一个升高器装置的接通。
6.按照权利要求5的装置，其特征是，所述晶体管对(T11-T12，T13-T14)是MOS晶体管对。
7.按照权利要求6的装置，其特征是，所述晶体管对(T11-T12，T13-T14)是由一对PMOS晶体管(T11-T12)和一对NMOS晶体管(T13-T14)构成，而所述两个升高器装置(11，12)中的每个装置包括第一NMOS晶体管(M8，M14)和第二NMOS晶体管(M9，M15)，它们是由互补的两个所述第二逻辑信号(CP，CN，CP_N，CN_N)驱动；和第一PMOS晶体管(M4，M12)和第二PMOS晶体管(M5，M13)，它们有可以被驱动的终端，分别与所述第二NMOS晶体管(M9，M15)和第一NMOS晶体管(M8，M14)的漏极终端连接，其漏极终端分别与所述第一NMOS晶体管(M8，M14)和第二NMOS晶体管(M9，M15)的漏极终端连接，和源极终端与所述第三电源电压(VLCD)耦合。
8.按照权利要求7的装置，其特征是，所述关断电路(15)包括第一晶体管(M7)，在其可以被驱动的终端上，输入端有所述逻辑信号(LOW_FRAME)，并有不可以被驱动的终端连接到所述第二电源电压和可以被驱动的另一终端连接到两个附加的晶体管(M3，M6)，不可以被驱动的第一终端分别与所述升高器装置(11，12)中一个装置的第一NMOS晶体管(M8)和第二NMOS晶体管(M9)，和不可以被驱动的另一终端连接到可以驱动两个附加晶体管(M3，M6)的终端，它有不可以被驱动的第一终端分别与所述升高器装置(11，12)中一个装置(11)的所述第一NMOS晶体管(M8)和第二NMOS晶体管(M9)的漏极终端连接，和不可以被驱动的另一个终端与所述第三电源电压(VLCD)连接，可以驱动所述两个附加晶体管(M3，M6)的终端连接到可以驱动的其他两个附加晶体管(M10，M11)的共同终端，它有不可以被驱动的第一终端分别与所述升高器装置(11，12)中另一个装置(12)的所述第一PMOS晶体管(M12)和第二PMOS晶体管(M13)的源极终端，和不可以被驱动的另一个终端与第三电源电压(VLCD)连接，所述电路(15)包括其他两个附加的晶体管(M1，M2)，它有可以被驱动的终端分别与所述升高器装置(11，12)中一个装置(11)的所述第一NMOS晶体管(M8)和第二NMOS晶体管(M9)的漏极终端连接，不可以被驱动的第一终端连接到不可以驱动所述第一晶体管(M7)的所述附加终端，而不可以被驱动的第二终端连接到所述第三电源电压(VLCD)。
全文摘要
本发明涉及一种用于驱动液晶显示器列的系统，包括逻辑电路(10)，它工作在第一电源电压(VDD)与第二电源电压(VSS)之间的供电路径，其中第一电源电压(VDD)高于第二电源电压(VSS)。逻辑电路(10)能够在输入端首先产生第一逻辑信号(LOW_FRAME，WHITE_PIX)和在输出端产生第二逻辑信号(CP，CN，CP_N，CN_N)，其数值等于第一电源电压(VDD)或第二电源电压(VSS)。该装置包括耦合到逻辑电路(10)的两个升高器装置(11，12)，并工作在大于第一电源电压(VDD)的第三电源电压(VLCD)与第二电源电压(VSS)之间的供电路径；升高器装置(11，12)能够升高第二逻辑信号(CP，CN，CP_N，CN_N)的数值。该装置还包括第一对晶体管(T11－T12)和第二对晶体管(T13－T14)，它们有不同的供电路径(VLCD－VA，VB－VSS)和有共同的输出终端(OUT)；第一对晶体管(T11－T12)和第二对晶体管(T13－T14)连接到升高器装置(11，12)以确定列的驱动信号。该装置包括关断电路(15)，它工作在第三电源电压(VLCD)与第二电源电压(VSS)之间的供电路径，并耦合到两个升高器装置(11，12)。当两对晶体管(T11－T12，T13－T14)中的一对晶体管是在工作状态时，关断电路(15)能够在一帧时间周期内保持两对晶体管(T11－T12，T13－T14)中的另一对晶体管是在关断状态。
文档编号G02F1/133GK1666245SQ03815107
公开日2005年9月7日 申请日期2003年6月23日 优先权日2002年6月27日
发明者萨尔瓦托·帕帕拉多, 佛朗西斯科·普尔维伦蒂, 萨尔瓦托·普里维特拉, 莱昂那多·撒拉 申请人:St微电子公司, 多拉股份公司