基板及电泳装置的制作方法

本发明涉及基板及电泳装置。

背景技术：

近年来，面向便携电话及电子纸等移动电子设备等的显示装置的需求正在提高。例如，在电子纸所使用的电泳型显示器(electrophoreticdisplay：epd)中，具有保持图像的改写时的电位的记忆性。epd如果按每帧进行1次改写，则改写时的电位被保持，直到在接下来的帧中进行改写为止。因此，epd能够实现低耗电驱动。另外，在epd中，公开了第1蓄积电容与像素开关元件重叠的构造(例如，专利文献1)。

现有技术文献

专利文献

专利文献1：日本特开2011－221097号公报

技术实现要素：

发明要解决的课题

关于epd，希望显示性能的提高。

本发明是鉴于上述而做出的，目的在于提供能够提高显示性能的基板及电泳装置。

用来解决课题的手段

一技术方案的基板具备：绝缘性的基材；像素电极，设在上述基材的一面侧；以及共通电极，设在上述基材与上述像素电极之间；在平面视图中，上述共通电极的外周的边全部位于上述像素电极的内侧。

一技术方案的电泳装置具备：基板；以及电泳层，与上述基板对置而配置；上述基板具备：绝缘性的基材；像素电极，设于上述基材中与上述电泳层对置的面侧；以及共通电极，设在上述基材与上述像素电极之间；在平面视图中，上述共通电极的外周的全部边位于上述像素电极的内侧。

附图说明

图1是表示实施方式1的显示装置的结构例的框图。

图2是关于实施方式1的tft基板而表示1像素的结构例的电路图。

图3是关于实施方式1的tft基板而表示多个像素的配置例的平面图。

图4是关于实施方式1的tft基板而表示共通电极与像素电极的位置关系的剖视图。

图5是表示实施方式1的tft基板的结构例的平面图。

图6是表示实施方式1的连结部的结构例的剖视图。

图7是表示实施方式1的连结部的其他结构例(其1)的剖视图。

图8是表示实施方式1的连结部的其他结构例(其2)的剖视图。

图9是关于实施方式1的tft基板而将包括像素晶体管的区域放大表示的平面图。

图10是将图9所示的平面图用x－x’线切断后的剖视图。

图11是用来说明tft基板的制造方法的剖视图。

图12是用来说明tft基板的制造方法的剖视图。

图13是用来说明tft基板的制造方法的剖视图。

图14是用来说明tft基板的制造方法的剖视图。

图15是表示实施方式1的显示装置的结构例的剖视图。

图16是表示关于1个像素而调查像素电极的外周与共通电极的外周之间的距离和电场强度的关系的结果的曲线图。

图17是表示比较例的tft基板的结构例的平面图。

图18是将图17所示的平面图用xviii－xviii’线切断后的剖视图。

图19是表示实施方式1的变形例1的tft基板的结构例的剖视图。

图20是表示实施方式1的变形例2的tft基板的结构例的剖视图。

图21是表示实施方式1的变形例2的tft基板的结构例的剖视图。

图22是表示实施方式2的tft基板的结构例的平面图。

图23是表示实施方式2的连结部的结构例的剖视图。

图24是关于实施方式2的变形例的tft基板而表示1像素的结构例的电路图。

图25是表示实施方式2的变形例的tft基板的结构例的平面图。

图26是表示实施方式3的tft基板的结构例的平面图。

图27是表示实施方式4的tft基板的结构例的平面图。

图28是表示实施方式5的tft基板的结构例的平面图。

图29是表示实施方式5的变形例的tft基板的结构例的平面图。

图30是表示实施方式6的tft基板的结构例的平面图。

图31是表示实施方式6的共通电极的结构例的平面图。

图32是表示实施方式6的共通电极的导电膜非形成区域的平面图。

图33是表示实施方式6的变形例1的共通电极的导电膜非形成区域的平面图。

图34是表示实施方式6的变形例2的共通电极的导电膜非形成区域的平面图。

图35是表示实施方式6的变形例3的共通电极的导电膜非形成区域的平面图。

图36是表示实施方式6的变形例4的共通电极的导电膜非形成区域的平面图。

图37是表示实施方式6的变形例5的共通电极的导电膜非形成区域的平面图。

图38是表示实施方式6的变形例6的共通电极的导电膜非形成区域的平面图。

具体实施方式

参照附图对实施本发明的方式(实施方式)详细地进行说明。本发明不由以下实施方式中记载的内容限定。此外，在以下所记载的构成要素中，包括本领域技术人员能够容易地想到的实质上相同的要素。进而，以下记载的构成要素可以适当组合。另外，所公开的只不过是一例，关于本领域技术人员不脱离发明主旨的适当变更能够容易地想到的方式，当然包含在本发明的范围中。此外，附图为了使说明更加明确，有与实际的形态相比关于各部的宽度、厚度、形状等示意地表示的情况，但只不过是一例，并不限定本发明的解释。此外，在本说明书和各图中，有时对与关于先前附图而描述过的要素同样的要素赋予相同的标号而适当省略详细的说明。此外，在本说明书中，将图3中的左右方向用x方向表示，将图3中的上下方向用y方向表示，将图3的与x－y平面垂直的方向用z方向表示。此外，将x方向及y方向也称作水平方向。

(实施方式1)

图1是表示实施方式1的显示装置的结构例的框图。图2是关于实施方式1的tft基板而表示1像素的结构例的电路图。实施方式1的显示装置200例如被搭载于未图示的电子设备。显示装置200被从电子设备的电源电路施加电源电压，基于从作为电子设备的主处理器的控制电路输出的信号进行图像显示。显示装置200是具有例如电泳层160(参照后述的图15)的电泳型显示器(epd)。如图1所示，显示装置200具备tft基板100、连接于tft基板100的栅极驱动部110、和连接于tft基板100的源极驱动部120。电泳型显示器(epd也称作电泳装置。

如图1所示，tft基板100具备多个像素px、多个栅极线gcl(n)、gcl(n+1)、gcl(n+2)…、以及多个信号线sgl(m)、sgl(m+1)、sgl(m+2)…。n、m分别是1以上的整数。在以下的说明中，当不需要将多个栅极线gcl(n)、gcl(n+1)、gcl(n+2)…相互区别而说明时，将其分别称作栅极线gcl。当不需要将多个信号线sgl(m)、sgl(m+1)、sgl(m+2)…相互区别而说明时，将其分别称作信号线sgl。

多个像素px在x方向和与x方向交叉的y方向上分别排列，以二维的矩阵状配置。多个栅极线gcl在x方向上延伸设置，在y方向上排列。多个信号线sgl在y方向上延伸设置，在x方向上排列。由此，多个信号线sgl与多个栅极线gcl在平面视图中分别正交。另外，所谓平面视图，是指从tft基板100的基材1的一面1a(参照后述的图10)的法线方向观察。基材1的一面1a与水平方向平行。多个栅极线gcl分别连接于栅极驱动部110。多个信号线sgl分别连接于源极驱动部120。

栅极驱动部110基于上述的从控制电路输出的信号，生成栅极驱动信号。栅极驱动部110将栅极驱动信号向栅极线gcl供给。源极驱动部120基于上述的从控制电路输出的信号，生成源极驱动信号。源极驱动部120将源极驱动信号向信号线sgl供给。

栅极驱动部110及源极驱动部120既可以作为直接形成于tft基板100的内置电路设置，也可以设置于对置基板130(参照后述的图15)。此外，栅极驱动部110及源极驱动部120也可以搭载于被安装在与tft基板100连接的其他电路基板(例如柔性基板)上的ic(integratedcircuit)。

如图2所示，tft基板100的各像素px具备像素晶体管tr。例如，像素晶体管tr是底栅型的nmos晶体管ntr。nmos晶体管tr具有第1nmos晶体管ntr1和第2nmos晶体管ntr2。第1nmos晶体管ntr1和第2nmos晶体管ntr2被串联地连接。

nmos晶体管ntr的栅极具有第1nmos晶体管ntr1的栅极n1g(参照后述的图10)及第2nmos晶体管ntr2的栅极n2g(参照后述的图10)。nmos晶体管ntr的栅极连接于栅极线gcl。nmos晶体管ntr的源极连接于信号线sgl。nmos晶体管ntr的漏极连接于像素电极51(参照后述的图3)。对于nmos晶体管ntr的源极，从信号线sgl供给源极驱动信号(影像信号)。对于nmos晶体管ntr的栅极，从栅极线gcl供给栅极驱动信号。若被向nmos晶体管ntr供给的栅极驱动信号的电压成为规定的值以上，则nmos晶体管ntr导通。由此，从信号线sgl经由nmos晶体管ntr向像素电极51供给源极驱动信号(影像信号)。

此外，tft基板100的各像素px具有第1保持电容c1和第2保持电容c2。第1保持电容c1形成在像素电极51与共通电极41(参照后述的图10)之间。第2保持电容c2形成在对置基板130的对置电极133(参照后述的图15)与像素电极51之间。对于像素电极51，从信号线sgl经由像素晶体管tr供给源极驱动信号(影像信号)。此外，对于共通电极41和对置电极133，供给共通电位vcom。被供给到像素电极51的源极驱动信号(影像信号)的电位被第1保持电容c1和第2保持电容c2保持。

接着，对tft基板的构造进行说明。图3是关于实施方式1的tft基板而表示多个像素的配置例的平面图。图4是关于实施方式1的tft基板而表示共通电极与像素电极的位置关系的剖视图。图4所示的截面是将图3所示的平面图用iv－iv’线切断后的截面。另外，在图4中，省略了位于比平坦化膜33靠下侧(即基材1侧)的各部的图示。

如图3所示，在tft基板100中，多个像素电极51在x方向及与x方向交叉的y方向上分别排列，被配置为二维的矩阵状。在本实施方式(实施方式1至5)中，与1个像素电极51在平面视图中重叠的区域成为1个像素px。像素电极51在平面视图中的形状例如是矩形。像素电极51在外周具有4个边51l。

此外，共通电极41在平面视图中的形状也例如是矩形。共通电极41在外周具有4个边41l。另外，如后述的图9及图10所示，在共通电极41，设有用来将漏极31d与像素电极51连接的第3接触孔h3。

如图4所示，在各像素px中，在平坦化膜33上设有共通电极41。此外，在共通电极41上设有反射膜43。此外，在平坦化膜33上设有绝缘膜45。绝缘膜45将共通电极41及反射膜43覆盖。此外，在绝缘膜45上设有像素电极51。多个共通电极41在x方向及与x方向交叉的y方向上分别排列，被配置为二维的矩阵状。多个共通电极41中的相互相邻的共通电极41彼此分别离开。

如图3及图4所示，共通电极41位于像素电极51的下侧。在平面视图中，共通电极41的外周的4个边41l全部位于像素电极51的内侧。多个像素电极51和多个共通电极51分别1对1地对置。即，在1个像素px中，共通电极41的各边41l位于比像素电极51的各边51l靠像素px的中央侧。例如，在1个像素px中，将共通电极41的外周的边41l、和与边41l相邻的像素电极51的外周的边51l之间的水平方向的距离设为x1。距离x1是0.1μm以上25μm以下。

此外，反射膜43位于共通电极41的上侧。反射膜43在平面视图中的形状也例如是矩形。反射膜43在外周具有4个边43l。在平面视图中，反射膜43的外周的4个边43l全部位于共通电极41的内侧。即，在1个像素px中，反射膜43的各边43l位于比共通电极41的各边41l靠像素px的中央侧。

图5是表示实施方式1的tft基板的结构例的平面图。图6是表示实施方式1的连结部的结构例的剖视图。图6所示的截面是将图5所示的平面图用vi－vi’线切断后的截面。如图5及图6所示，tft基板100具有将多个共通电极41彼此连接的连结部50。例如，连结部50将在x方向上相邻的共通电极41彼此连接。连结部50具有与栅极线gcl平行地延伸设置的多个布线coml、和在各像素中将布线coml与共通电极41连接的第1中继部rel1。

如上述那样，多个像素px在x方向和y方向上分别排列，被配置为二维的矩阵状。多个布线coml在x方向上延伸设置，在y方向上排列。在平面视图中，以1根布线coml与1个像素px重叠的方式，将多个布线coml在y方向上排列。

此外，在y方向上，布线coml和栅极线gcl交替地排列。例如，在y方向上，布线coml及栅极线gcl以布线coml(n)、栅极线gcl(n)、布线coml(n+1)、栅极线gcl(n+1)…的顺序排列。由此，多个信号线sgl在平面视图中与布线coml及栅极线gcl分别正交。

布线coml设于与栅极线gcl相同的层(layer)。布线coml由与栅极线gcl相同组分的材料构成。布线coml与栅极线gcl在同一工序中同时形成。

如图6所示，布线coml被绝缘膜13覆盖。在绝缘膜13设有贯通孔13h。此外，在绝缘膜13上设有层间绝缘膜23。在层间绝缘膜23设有贯通孔23h。贯通孔23h和贯通孔13h在z方向上连接。第1中继部rel1设在层间绝缘膜23上，将贯通孔23h和贯通孔13h填埋。此外，第1中继部rel1被平坦化膜33覆盖。在平坦化膜33设有贯通孔33h。贯通孔33h设在与贯通孔23h及贯通孔13h在z方向上不排成一列的位置(即，相对于贯通孔23h及贯通孔13h，在水平方向上错开了的位置)。共通电极41设在平坦化膜33上，将贯通孔33h填埋。由此，布线coml经由第1中继部rel1而与共通电极41电连接。即，在接触孔13h中，连结部50与透光性导电膜的共通电极41相接。

另外，在本实施方式中，连结部50的结构并不限定于图6所示的形态。图7是表示实施方式1的连结部的其他结构例(其1)的剖视图。如图7所示，贯通孔33h也可以设置在与贯通孔23h及贯通孔13h在z方向上排成一列的位置。在这样的结构下，布线coml也经由第1中继部rel1而与共通电极41连接。

此外，连结部50也可以除了第1中继部rel1以外还具有第2中继部rel2。图8是表示实施方式1的连结部的其他结构例(其2)的剖视图。如图8所示，连结部50具有布线coml、第1中继部rel1和第2中继部rel2。例如，第2中继部rel2由设在绝缘膜13与层间绝缘膜23之间的岛状的半导体膜形成，介于第1中继部rel1与布线coml之间。连结部50中，第1中继部rel1经由贯通孔23h而与第2中继部rel2连接，第2中继部rel2经由贯通孔13h而与布线coml连接。贯通孔13h、贯通孔23h和贯通孔33h设于在z方向上相互不排成一列的位置。如果是这样的结构，则布线coml经由第2中继部rel2及第1中继部rel1而连接于共通电极41。

另外，在本实施方式中，在图8中，贯通孔13h、贯通孔23h和贯通孔33h也可以设于在z方向上排成一列的位置。在这样的结构下，布线coml也经由第2中继部rel2及第1中继部rel1连接于共通电极41。

第1中继部rel1设置在与信号线sgl及后述的漏极31d(参照图10)相同的层。第1中继部rel1由与信号线sgl及漏极31d相同组分的材料构成。第1中继部rel1与信号线sgl及漏极31d在同一工序中同时形成。此外，在图8的例子中表示的第2中继部re2由与后述的半导体膜21(参照图10)相同组分的材料构成。第2中继部re2与半导体膜21在同一工序中同时形成。

布线coml例如被连接于未图示的电子设备的电源电路。对于布线coml，从电源电路供给共通电位vcom(例如0v)。被供给到布线coml的共通电位vcom经由第1中继部rel1被向共通电极41供给。

接着，对像素晶体管tr(参照图2)和其周边的构造进行说明。图9是关于实施方式1的tft基板而将包括像素晶体管的区域放大表示的平面图。图5所示的区域ar1是包括像素晶体管的区域。在图9中，为了使位于比像素电极51靠下侧(即基材1侧)的各部的构造容易辨识，省略了图4所示的像素电极51、绝缘膜45及平坦化膜33的图示。图10是将图9所示的平面图用x－x’线切断后的剖视图。

如图9及图10所示，在基材1的一面1a上设有栅极线gcl和绝缘膜13。绝缘膜13将栅极线gcl覆盖。此外，在绝缘膜13上设有半导体膜21和层间绝缘膜23。层间绝缘膜23将半导体膜21覆盖。在层间绝缘膜23，设有第1接触孔h1和第2接触孔h2。第1接触孔h1及第2接触孔h2是以半导体膜21为底面的贯通孔。

如图9所示，半导体膜21在平面视图中的形状例如是u字状(或j字状)。即，半导体膜21具有直线状的第1部位211、直线状的第2部位212和直线状的第3部位213。在第1部位211的一方的端部，连接着第2部位212，在第1部位211的另一方的端部，连接着第3部位213。第1部位211与第2部位212所成的角度是约90°。第1部位211与第3部位213所成的角度也是约90°。

栅极线gcl与u字状的半导体膜21在平面视图中交叉。栅极线gcl中，与半导体膜21交叉的部分是像素晶体管tr(参照图2)的栅极。半导体膜21中，与栅极线gcl交叉的部分成为像素晶体管tr的沟道。

如图2所示，像素晶体管tr具有nmos晶体管ntr。nmos晶体管ntr具有第1nmos晶体管ntr1和第2nmos晶体管ntr2。栅极线gcl中，与半导体膜21的第2部位212交叉的部分是第1nmos晶体管ntr1的栅极。栅极线gcl中，与半导体膜21的第3部位213交叉的部分是第2nmos晶体管ntr2的栅极。半导体膜21连接于信号线sgl。

此外，如图9及图10所示，在层间绝缘膜23上分别设有信号线sgl、和像素晶体管tr的漏极31d。即，信号线sgl及漏极31d被设置在相同的层。

信号线sgl中，将第1接触孔h1填埋的部分及其周边部是像素晶体管tr的源极31s。此外，漏极31d被配置在从信号线sgl离开了的位置，将第2接触孔h2填埋。漏极31d在平面视图中的形状例如是矩形。包括源极31s的信号线sgl和漏极31d例如由相同组分的导电膜构成。在本实施方式中，也可以将源极31s称作源极电极，将漏极31d称作漏极电极。

信号线sgl在平面视图中与栅极线gcl的一部分(例如栅极n1g)重叠。此外，漏极31d的第1端部311a在平面视图中与栅极线gcl的一部分(例如栅极n2g的漏极侧的端部)重叠。由此，即使入射光的一部分(例如，相对于基材1的一面1a斜着入射的光)向像素晶体管tr侧入射，该光也被信号线sgl及漏极31d的第1端部311a遮挡。由此，能够抑制光入射到栅极n1g、n2g，所以像素晶体管tr中的光电变换被抑制。在tft基板100中，通过光电变换而像素晶体管tr误动作的可能性降低。

此外，如图10所示，在层间绝缘膜23上设有平坦化膜33。平坦化膜33将信号线sgl覆盖。平坦化膜33的上表面33a是平坦的，与基材1的一面1a平行。在平坦化膜33，设有第3接触孔h3。如图10所示，第3接触孔h3是以漏极31d为底面的贯通孔。

此外，在平坦化膜33上设有共通电极41。如图10所示，在共通电极41，设有贯通孔41h。贯通孔41h将第3接触孔h3包围。此外，在共通电极41上设有反射膜43。在反射膜43，设有1个贯通孔43h。如图9所示，在平面视图中，贯通孔43h将贯通孔41h包围。

此外，在平坦化膜33上设有绝缘膜45。绝缘膜45将共通电极41和反射膜43覆盖。此外，绝缘膜45将第3接触孔h3、贯通孔41h、43h的各内侧面覆盖。绝缘膜45是第1保持电容c1(参照图2)的电介质，也是第2保持电容c2(参照图2)的电介质的一部分。

此外，在绝缘膜45上设有像素电极51。像素电极51隔着绝缘膜45将共通电极41覆盖。此外，像素电极51将第3接触孔h3填埋。由此，像素电极51与像素晶体管tr的漏极31d连接。

接着，例示构成tft基板100的各部的材料。基材1由玻璃或可挠性的树脂基板构成。栅极线gcl及布线coml(参照图6)由含有钼的材料构成。绝缘膜13由硅氧化膜及硅氮化膜等无机膜构成。例如，绝缘膜13由从基材1侧起依次层叠了硅氧化膜、硅氮化膜的层叠构造的膜构成。半导体膜21由多晶硅膜构成。在该多晶硅膜中，从栅极线gcl露出的部分含有磷或硼等杂质，具有导电性。此外，半导体膜21也可以是非晶硅，此外也可以是氧化物半导体膜。层间绝缘膜23由硅氧化膜及硅氮化膜等无机膜构成。例如，层间绝缘膜23由从基材1侧起依次层叠了硅氧化膜、硅氮化膜、硅氧化膜的层叠构造的膜构成。

信号线sgl(包括源极31s)、漏极31d和第1中继部rel1由钛及铝构成。例如，信号线sgl、漏极31d和第1中继部rel1由从基材1侧起依次层叠了钛、铝、钛的层叠构造的膜构成。平坦化膜33由丙烯酸树脂等有机膜构成。共通电极41由作为透光性的导电膜的ito(indiumtinoxide)构成。反射膜43由钼及铝构成。例如，反射膜43由从基材1侧起依次层叠了钼、铝、钼的层叠构造的膜构成。此外，反射膜43为了进一步提高反射性，也可以使用ag(银)。绝缘膜45由硅氮化膜等无机膜构成。像素电极51通过由透光性的导电材料形成的ito构成。此外，像素电极51及共通电极41并不限于透光性的导电膜，也可以由具有反射性的遮光性金属材料形成。

另外，上述材料只不过是一例。在本实施方式中，由上述以外的材料构成tft基板100的各部也可以。例如，栅极线gcl及布线coml也可以由铝、铜、银、钼或它们的合金膜构成。信号线sgl、漏极31d和第1中继部rel1也可以由作为钛和铝的合金的钛铝构成。

接着，参照剖视图说明实施方式1的tft基板100的制造方法。图11至图14是用来说明tft基板的制造方法的剖视图。图11至图14与图10所示的剖视图对应，表示了该截面中的制造过程。

如图11所示，首先，制造装置(未图示)在基材1上形成钼等的导电膜(未图示)。导电膜的形成通过溅射法等进行。接着，制造装置通过光刻技术及干式蚀刻技术将导电膜布图，形成栅极线gcl及布线coml(参照图6)。例如，制造装置在导电膜之上形成抗蚀剂(未图示)。抗蚀剂通过光刻而被布图，被形成为将形成栅极线gcl及布线coml的区域覆盖、并使其以外的区域露出的形状。接着，制造装置将从抗蚀剂露出的区域的导电膜通过干式蚀刻技术除去。由此，从导电膜形成栅极线gcl及布线coml。在栅极线gcl及布线coml的形成后，制造装置将抗蚀剂除去。

接着，制造装置在基材1上形成绝缘膜13。绝缘膜13的形成通过cvd(chemicalvapordeposition：化学气相沉积)法等进行。由此，栅极线gcl及布线coml被绝缘膜13覆盖。

接着，制造装置在绝缘膜13上形成半导体膜。半导体膜的形成通过cvd法等进行。接着，制造装置将半导体膜通过光刻技术及干式蚀刻技术进行布图。由此，制造装置形成平面视图中的形状为u字状的半导体膜21。在半导体膜21的形成后，制造装置将抗蚀剂除去。

接着，如图12所示，制造装置在绝缘膜13上形成层间绝缘膜23。层间绝缘膜23的形成通过cvd法等进行。由此，半导体膜21被层间绝缘膜23覆盖。

接着，制造装置在层间绝缘膜23中形成第1接触孔h1、第2接触孔h2和贯通孔23h(参照图6)。例如，制造装置通过用光刻技术及干式蚀刻技术将层间绝缘膜23布图，从而形成第1接触孔h1、第2接触孔h2和贯通孔23h及贯通孔13h(参照图6)。在第1接触孔h1下方和第2接触孔h2下方存在成为蚀刻阻止部的半导体膜21，但在贯通孔23h下方不存在半导体膜21。因此，在贯通孔23h下方连续地形成贯通孔13h。在第1接触孔h1、第2接触孔h2、贯通孔23h及贯通孔13h的形成后，制造装置将抗蚀剂除去。

接着，制造装置在层间绝缘膜23上形成信号线sgl(包括图10所示的源极31s)、漏极31d和第1中继部rel1(参照图6)。例如，制造装置在层间绝缘膜23上作为金属膜而形成钛，接着形成铝，接着形成钛。金属膜的形成通过溅射法等进行。接着，制造装置通过光刻技术及干式蚀刻技术将金属膜布图。由此，制造装置形成经由第1接触孔h1而与半导体膜21连接的信号线sgl、经由第2接触孔h2而与半导体膜21连接的漏极31d、以及平面视图中的形状是岛状的第1中继部rel1。然后，制造装置将抗蚀剂除去。

接着，如图13所示，制造装置在层间绝缘膜23上形成平坦化膜33。平坦化膜33是绝缘性的，例如是丙烯酸树脂等有机材料。平坦化膜33的形成通过狭缝涂布(slitcoating)法或旋涂(spincoating)法等进行。由此，包括源极31s的信号线sgl、漏极31d和第1中继部rel1被平坦化膜33覆盖。若对平坦化膜33使用丙烯酸树脂等有机材料，则能够使平坦化膜33的膜厚较厚。因此，能够减小共通电极41与信号线sgl之间的寄生电容、共通电极41与漏极31d之间的寄生电容。

接着，如图14所示，制造装置在平坦化膜33上形成共通电极41和反射膜43。例如，制造装置在平坦化膜33上形成ito等的导电膜。接着，制造装置在导电膜上作为金属膜而依次形成钼、铝、钼。导电膜及金属膜的形成分别通过溅射法等进行。接着，制造装置通过光刻技术及干式蚀刻技术将金属膜布图。由此，制造装置形成具有贯通孔43h的反射膜43。接着，制造装置通过光刻技术及干式蚀刻技术将导电膜布图。由此，制造装置形成具有贯通孔41h的共通电极41。在共通电极41的形成后，制造装置将抗蚀剂除去。

接着，制造装置在平坦化膜33中形成第3接触孔h3。例如，制造装置通过用光刻技术及干式蚀刻技术将平坦化膜33布图而形成第3接触孔h3。在第3接触孔h3的形成后，制造装置将抗蚀剂除去。

接着，制造装置在基材1的上方形成绝缘膜45(参照图10)。绝缘膜45的形成通过cvd法等进行。由此，共通电极41和反射膜43被绝缘膜45覆盖。此外，第3接触孔h3的内侧面及底部也被绝缘膜45覆盖。接着，制造装置将绝缘膜45中的将第3接触孔h3的底部覆盖的部分除去。例如，制造装置通过用光刻技术及干式蚀刻技术将绝缘膜45布图，从而从第3接触孔h3的底部将绝缘膜45除去。然后，制造装置将抗蚀剂除去。

接着，制造装置在绝缘膜45上形成像素电极51(参照图10)。例如，制造装置在绝缘膜45上形成ito等的导电膜。导电膜的形成通过溅射法等进行。接着，制造装置通过光刻技术及干式蚀刻技术将导电膜布图。由此，制造装置形成经由第3接触孔h3而与漏极31d连接的像素电极51。在像素电极51的形成后，制造装置将抗蚀剂除去。经过以上的工序，实施方式1的tft基板100完成。

接着，对实施方式1的显示装置200的构造进行说明。图15是表示实施方式1的显示装置的结构例的剖视图。如图15所示，实施方式1的显示装置200具备上述的tft基板100、与tft基板100对置配置的对置基板130、配置在tft基板100与对置基板130之间的电泳层160、以及密封部152。

对置基板130具有基材131和对置电极133。基材131是透光性的玻璃基板、透光性的树脂基板或透光性的树脂膜。对置电极133设置在基材131中与tft基板100对置的面侧。对置电极133由作为透光性的导电膜的ito构成。对置电极133和像素电极51夹着电泳层160而对置。

密封部152设在tft基板100与对置基板130之间。在由tft基板100、对置基板130及密封部152包围的内部的空间中封闭着电泳层160。在密封部152设有连接部件153。对置电极133经由连接部件153而与tft基板100的共通电极41连接。由此，向对置电极133供给共通电位vcom。

电泳层160包括多个微囊163。在微囊163的内部，封入有多个黑色微粒子161、多个白色微粒子162、以及分散液165。多个黑色微粒子161及多个白色微粒子162被分散在分散液165中。分散液165是例如硅油等透光性的液体。黑色微粒子161是电泳粒子，使用例如带负电的石墨。白色微粒子162是电泳粒子，使用例如带正电的氧化钛(tio2)。此外，在多个微囊163的内部，也可以包含多个黑色微粒子161、多个白色微粒子162以外的其他颜色的微粒子。

通过在像素电极51与对置电极133之间形成电场，黑色微粒子161和白色微粒子162的分散状态变化。对应于黑色微粒子161和白色微粒子162的分散状态，透过电泳层160的光的透过状态变化。由此，在显示面上显示图像。例如，若向对置电极133供给共通电位vcom(例如0v)、向像素电极51供给负电位，则带负电的黑色微粒子161向对置基板130侧移动，带正电的白色微粒子162向tft基板100侧移动。由此，若从对置基板130侧观察tft基板100，则与像素电极51在平面视图中重叠的区域(像素)成为黑显示。

图16是表示关于1个像素而调查像素电极的外周与共通电极的外周之间的距离和电场强度的关系的结果的曲线图。图16的横轴表示共通电极的外周的边与像素电极的外周的边之间的水平方向的距离x1(μm)。图16的纵轴表示1像素中的对置电极正下方的电场的最小值。在图16中，在距离x1的值为正的情况下，共通电极的外周在平面视图中位于像素电极的内侧。在距离x1的值为负的情况下，共通电极的外周在平面视图中位于像素电极的外侧。在距离x1为0情况下，共通电极的外周在平面视图中与像素电极的外周重叠。

图17是表示比较例的tft基板的结构例的平面图。图18是将图17所示的平面图用xviii－xviii’线切断后的剖视图。如图17及图18所示，在比较例的tft基板300中，在相邻的像素px间，共通电极341为一体。在tft基板300中，在沿x方向及y方向分别排列的多个像素电极51的下侧设有1片共通电极341。共通电极341的平面视图中的大小比像素电极51的平面视图中的大小大。

在图16中，点a与上述的比较例的tft基板300对应。在点a，在相邻的像素px间，共通电极为一体。点b表示共通电极的外周与像素电极的外周重叠时。在点b，在与水平面(x－y面)垂直地交叉的垂直方向(z方向)上，共通电极的外周与像素电极的外周共面。点c表示成为电场强度y1以上时。点d表示没有设置共通电极时。设点d的电场强度为y0。在图16中，以电场强度y0为基准，将－5％的电场强度设为y1而引线，将+5％的电场强度设为y2而引线。y1＝0.95×y0，y2＝1.05×y0。

根据图16可知，距离x1的值越增加，电场强度的值越大。此外可知，与点a、b间相比，点b、c间相对于距离x1的电场强度的增加比例较大。特别是，可知若距离x1变得比0大，则相对于距离x1的电场强度的增加比例急剧地变大。此外可知，在点c、d间，与点b、c间相比，电场强度的增加量相对于距离x1的增加量的比例变得平缓。

如以上说明的那样，实施方式1的tft基板100具备绝缘性的基材1、设在基材1的一面1a侧的像素电极51、以及设在基材1与像素电极51之间的共通电极41。在平面视图中，共通电极41的外周的边41l全部位于像素电极51的内侧。由此，能够抑制电场从相邻的一方的像素电极51与另一方的像素电极51之间(像素电极51间)的间隙s(参照图4、图5)向外侧泄漏，能够减小来自像素电极51间的间隙s的泄漏电场。由此，在各像素px中能够抑制电场强度的下降。因此，在使用tft基板100的显示装置200中，能够降低显示不均，抑制对比度的下降，所以能够实现显示性能的提高。能够提供能够提高显示性能的tft基板100及显示装置200。

此外，tft基板100还具备设在基材1与像素电极51之间的连结部50。像素电极51在x方向以及与x方向在平面视图中交叉的y方向上排列有多个。共通电极41在x方向和y方向上排列有多个。连结部50在x方向及y方向中的至少一方向上将共通电极41彼此连接。例如，连结部50将在x方向上排列的多个共通电极41彼此连接。由此，tft基板100能够经由连结部50向在x方向上排列的多个共通电极41供给共通电位vcom。相比于将1根布线与1个共通电极连接而供给共通电位vcom的情况，能够减少布线的根数。

此外，tft基板100具备在基材1与像素电极51之间在x方向上延伸设置的栅极线gcl。连结部50具有设于与栅极线gcl相同的层的布线coml。由此，制造装置能够将布线coml与栅极线gcl在相同工序中同时形成，所以能够抑制制造工序的增多。此外，由于布线coml设于与栅极线gcl相同的层，所以能够抑制tft基板100的层数的增多，能够有利于tft基板100的薄型化。

此外，连结部50位于比共通电极41靠下侧(即基材1侧)的层。因此，与连结部50位于与共通电极41相同的层的情况、或位于比共通电极41靠上侧的层的情况相比，能够将在连结部50与像素电极51之间产生的寄生电容抑制得较低。

(变形例)

在上述的实施方式1中，说明了在共通电极41上设有反射膜43。但是，在实施方式1及后述的实施方式2、4、5中，反射膜43不是必须的。图19是表示实施方式1的变形例1的tft基板的结构例的剖视图。

图19表示将实施方式1的变形例1的tft基板100a在与iv－iv’线(参照图3)相同的位置处切断后的截面。例如，如图19所示的tft基板100a那样，也可以在共通电极41上不配置反射膜43。这样的形态也起到与上述的实施方式1同样的效果。

此外，在上述的实施方式1中，说明了像素晶体管tr是底栅型。但是，在本实施方式中，像素晶体管tr并不限定于底栅型。像素晶体管tr也可以是顶栅型。

图20及图21是表示实施方式1的变形例2的tft基板的结构例的剖视图。图20表示将实施方式1的变形例2的tft基板100b在与x－x’线(参照图9)相同的位置处切断后的截面。图21表示将实施方式1的变形例2的tft基板100b在与iv－iv’线(参照图3)相同的位置处切断后的截面。例如，在图20所示的tft基板100b中，像素晶体管是nmos晶体管ntr，具有顶栅型的第1nmos晶体管ntr1和顶栅型的第2nmos晶体管ntr2。在tft基板100b中，在基材1的一面1a上设有半导体膜21。

此外，如图20及图21所示，在基材1的一面1a上设有绝缘膜13。绝缘膜13将半导体膜21覆盖。此外，在绝缘膜13上设有栅极线gcl及布线coml。布线coml经由贯通孔23h而与第1中继部rel1连接。

此外，在上述的实施方式1中，说明了布线coml与共通电极41经由第1中继部rel1(或第1中继部rel1及第2中继部rel2)连接的情况。但是，在实施方式1中，布线coml与共通电极41的连接并不限定于此。布线coml与共通电极41也可以不经由第1中继部rel1及第2中继部rel2而直接连接。

(实施方式2)

在上述的实施方式1中，说明了连结部50具有的布线coml被设置在与栅极线gcl相同的层的情况。但是，在本实施方式中，布线coml也可以设置在与栅极线gcl不同的层。

图22是表示实施方式2的tft基板的结构例的平面图。图23是表示实施方式2的连结部的结构例的剖视图。图23所示的截面是将图22所示的平面图用xxii－xxii’线切断后的截面。如图22及图23所示，实施方式2的tft基板100c具有将多个共通电极41彼此连接的连结部。例如，连结部将在y方向上相邻的共通电极41彼此连接。连结部是与信号线sgl平行地延伸设置的多个布线coml。

在tft基板100c中，多个布线coml在y方向上延伸设置，在x方向上排列。在平面视图中，以1根布线coml与1个像素px重叠的方式，将多个布线coml在x方向上排列。此外，在x方向上，布线coml和信号线sgl交替地排列。例如，在y方向上，布线coml及信号线sgl以布线coml(m)、信号线sgl(m)、布线coml(m+1)、信号线sgl(m+1)…的顺序排列。由此，多个栅极线gcl在平面视图中与布线coml及信号线sgl分别正交。

布线coml设在与信号线sgl相同的层。布线coml由与信号线sgl相同组分的材料构成。布线coml与信号线sgl在相同工序中同时形成。

如图23所示，布线coml设在层间绝缘膜23上，被平坦化膜33覆盖。在平坦化膜33，设有贯通孔33h。共通电极41设在平坦化膜33上，将贯通孔33h填埋。由此，布线coml被连接到共通电极41。对于布线coml，从未图示的电源电路供给共通电位vcom(例如0v)。被供给到布线coml的共通电位vcom被向共通电极41供给。

在实施方式2的tft基板100c中，共通电极41的外周的边41l也全部位于像素电极51的内侧。由此，能够抑制电场从像素电极51间的间隙s向外侧泄漏，能够减小来自像素电极51间的间隙s的泄漏电场。由此，实施方式2的tft基板100c起到与实施方式1的tft基板100同样的效果。

此外，连结部50将在y方向上排列的多个共通电极41彼此连接。由此，tft基板100c能够经由连结部50向在y方向上排列的多个共通电极41供给共通电位vcom。相比于在1个共通电极上连接1个布线而供给共通电位vcom的情况，能够减少布线的根数。

此外，tft基板100c具备在基材1与像素电极51之间在y方向上延伸设置的信号线sgl。连结部50具有设在与信号线sgl相同层的布线coml。由此，制造装置能够将布线coml与信号线sgl在相同工序中同时形成，所以能够抑制制造工序的增多。此外，由于布线coml设在与信号线sgl相同的层，所以能够抑制tft基板100c的层数的增多，能够有利于tft基板100c的薄型化。

此外，在tft基板100c中，布线coml也位于比共通电极41靠下侧(即基材1侧)的层。因此，与布线coml位于与共通电极41相同的层的情况、或位于比共通电极41靠上侧的层的情况相比，能够将在布线coml与像素电极51之间产生的寄生电容抑制得较低。

(变形例)

在本实施方式中，像素晶体管tr也可以不具备nmos晶体管tr而具备pmos晶体管。此外，在本实施方式中，像素晶体管tr也可以具有nmos晶体管和pmos晶体管双方。以下，将像素晶体管tr具有nmos晶体管和pmos晶体管双方的情况作为实施方式2的变形例而具体说明。

图24是关于实施方式2的变形例的tft基板而表示1像素的结构例的电路图。如图24所示，像素晶体管tr具有nmos晶体管ntr、以及与nmos晶体管ntr并联连接的pmos晶体管ptr。pmos晶体管ptr具有第1pmos晶体管ptr1和第2pmos晶体管ptr2。第1pmos晶体管ptr1和第2pmos晶体管ptr2被串联地连接。

图25是表示实施方式2的变形例的tft基板的结构例的平面图。在实施方式2的变形例的tft基板100d中，多个第1栅极线gcl－n在x方向上延伸设置，在y方向上排列。多个第2栅极线gcl－p也在x方向上延伸设置，在y方向上排列。在y方向上，第1栅极线gcl－n和第2栅极线gcl－p交替地排列。例如，在y方向上，第1栅极线gcl－n及第2栅极线gcl－p以第1栅极线gcl－n(n)、第2栅极线gcl－p(n)、第1栅极线gcl－n(n+1)、第2栅极线gcl－p(n+1)…的顺序排列。

多个信号线sgl与第1栅极线gcl－n及第2栅极线gcl－p在平面视图中分别正交。此外，配置于与信号线sgl相同的层的多个布线coml也与第1栅极线gcl－n及第2栅极线gcl－p在平面视图中分别正交。

如图24所示，nmos晶体管ntr的栅极连接于第1栅极线gcl－n。nmos晶体管ntr的源极连接于信号线sgl。nmos晶体管ntr的漏极连接于像素电极51。此外，pmos晶体管ptr的栅极连接于第2栅极线gcl－p。pmos晶体管ptr的源极连接于信号线sgl。pmos晶体管ptr的漏极连接于像素电极51。

多个第1栅极线gcl－n及多个第2栅极线gcl－p分别连接于栅极驱动部110(参照图1)。栅极驱动部110基于上述的从控制电路输出的信号，生成第1栅极驱动信号和第2栅极驱动信号。栅极驱动部110将第1栅极驱动信号向第1栅极线gcl－n供给，将第2栅极驱动信号向第2栅极线gcl－p供给。

这样，在本实施方式中，也可以将像素晶体管tr做成cmos(互补型mos)结构。由此，与像素晶体管tr不是cmos结构的情况相比，能够减小向nmos晶体管ntr和pmos晶体管ptr的各自施加的电压振幅，能够减小构成像素晶体管tr的pmos晶体管ptr及nmos晶体管ntr的耐压。

(实施方式3)

在上述的实施方式1、2中，说明了作为连结部50的布线coml被设置在与栅极线gcl或信号线sgl相同的层的情况。但是，在本实施方式中，将多个共通电极彼此连接的连结部并不限定于此。在本实施方式中，连结部也可以与反射膜43一体地形成。

图26是表示实施方式3的tft基板的结构例的平面图。在实施方式3的tft基板100e中，将多个共通电极41彼此连接的连结部44由与反射膜43相同组分的材料构成，与反射膜43一体地形成。连结部44与反射膜43在相同工序中同时形成。反射膜43及连结部44设置在共通电极41中与像素电极51对置的面上。

如图26所示，共通电极41及反射膜43在平面视图中的形状分别是矩形，例如是正方形。在反射膜43的外周的各边43l，各连接着1个连结部44。由此，连结部44将在x方向上排列的反射膜43彼此连接，将在y方向上排列的反射膜43彼此连接。连结部44将在x方向及y方向上相邻的反射膜43彼此分别连接。此外，反射膜43具有导电性，与共通电极41相接。因此，连结部44将在x方向及y方向上相邻的共通电极41彼此经由与共通电极41相接的反射膜43进行连接。设共通电极41的宽度(即，x方向或y方向的长度)为w41，设反射膜43的宽度为w43，设连结部44的宽度为w44。连结部44的宽度w44小于共通电极41的宽度w41，小于反射膜43的宽度w41。为w41>w43>w44。

根据实施方式3的tft基板100e，在平面视图中，共通电极41的外周的边41l全部位于像素电极51的内侧。此外，经过像素电极51间的间隙s的下方的连结部44的宽度w44比共通电极41的宽度w41小，比反射膜43的宽度w43小。由此，能够抑制电场从像素电极51间的间隙向外侧泄漏，能够减小从像素电极51间的间隙s的泄漏电场。

此外，由于制造装置能够将连结部50与反射膜43在相同工序中同时形成，所以能够抑制制造工序的增多。此外，由于连结部50被设置在与反射膜43相同的层，所以能够抑制tft基板100e的层数的增多，能够有利于tft基板100e的薄型化。

(实施方式4)

在本实施方式中，将多个共通电极彼此连接的连结部也可以与共通电极41一体地形成。图27是表示实施方式4的tft基板的结构例的平面图。在实施方式4的tft基板100f中，将多个共通电极41彼此连接的连结部42由与共通电极41相同组分的材料构成，与共通电极41一体地形成。连结部42与共通电极41在相同工序中同时形成。

如图27所示，共通电极41的平面视图中的形状是矩形，例如是正方形。在共通电极41的外周的各边41l，连接有各1个连结部42。由此，连结部42在x方向及y方向上将相邻的共通电极41彼此连接。设共通电极41的宽度(即，x方向或y方向的长度)为w41，设连结部42的宽度为w42。连结部42的宽度w42比共通电极41的宽度w41小。为w41>w42。

根据实施方式4的tft基板100f，在平面视图中，共通电极41的外周的边41l全部位于像素电极51的内侧。此外，经过像素电极51间的间隙s的下方的连结部42的宽度w42比共通电极41的宽度w41小。由此，能够抑制电场从像素电极51间的间隙向外侧泄漏，能够减小从像素电极51间的间隙s的泄漏电场。

此外，由于制造装置能够将连结部42与共通电极41在相同工序中同时形成，所以能够抑制制造工序的增多。此外，由于连结部42设在与共通电极41相同的层，所以能够抑制tft基板100f的层数的增多，能够有利于tft基板100f的薄型化。

(实施方式5)

在上述的实施方式4中，说明了连结部42将在x方向及y方向上相邻的共通电极41彼此连接。但是，连结部42也可以不是在x方向及y方向的两方向、而是在x方向或y方向的一方向上将相邻的共通电极彼此连接。图28是表示实施方式5的tft基板的结构例的平面图。在实施方式5的tft基板100g中，与共通电极41一体地形成的连结部42在x方向上将相邻的共通电极41彼此连接。

根据实施方式5的tft基板100g，在平面视图中，共通电极41的外周的边41l全部位于像素电极51的内侧。此外，连结部42的宽度w42比共通电极41的宽度w41小。由此，能够抑制电场从像素电极51间的间隙向外侧泄漏，能够减小从像素电极51间的间隙s的泄漏电场。

(变形例)

图29是表示实施方式5的变形例的tft基板的结构例的平面图。在实施方式5的变形例的tft基板100h中，与共通电极41一体地形成的连结部42在y方向上将相邻的共通电极41彼此连接。这样的形态也起到与上述的实施方式5同样的效果。

另外，在上述的专利文献1中，如在其图5中记载的那样，在平面视图中，第2蓄积电容71b(相当于共通电极)的一部分从第1蓄积电容51a(相当于像素电极)伸出。在第2蓄积电容71b中，从第1蓄积电容51a伸出的部分的纸面纵向的宽度与被第1蓄积电容51a覆盖的部分的纸面纵向的宽度相同。因此，在专利文献1中，可以认为从第1蓄积电容51a间的间隙泄漏的电场比实施方式5大。

(实施方式6)

若专利文献1中记载的第2蓄积电容71b(相当于共通电极)是整面连续膜，则在x方向及y方向上邻接的4个像素电极51的角部所包围的区域中，容易发生电位的不均。在x方向及y方向上邻接的4个像素电极51的角部所包围的区域中，推断为朝向像素电极51的电场量较小。所以，实施方式6的显示装置200中，共通电极41由导电膜形成，在共通电极41，在平面视图中具备作为导电膜的孔的多个导电膜非形成区域41s。以下，对于与实施方式1的显示装置200不同的点，详细地说明实施方式6的显示装置200，对于相同的结构省略说明。

图30是表示实施方式6的tft基板的结构例的平面图。图31是表示实施方式6的共通电极的结构例的平面图。对于与在上述本实施方式中说明过的构成要素相同的构成要素，赋予相同的标号而省略重复的说明。

实施方式6的tft基板100i具备共通电极41。如图31所示，共通电极41由整面连续膜形成。在共通电极41，在平面视图中具备作为导电膜的孔的多个导电膜非形成区域41s。

如图30所示，在x方向及y方向上邻接的4个像素电极51的角部所包围的区域q中，分别配置有导电膜非形成区域41s。

图32是表示实施方式6的共通电极的导电膜非形成区域的平面图。图32是上述区域q的放大图。在实施方式6中，导电膜非形成区域41s具有与在x方向及y方向上邻接的4个像素电极51的角部51c所包围的区域相同的面积。

如以上说明那样，实施方式6的tft基板100i具备：绝缘性的基材1；像素电极51，设在基材1的一面侧，在作为第1方向的x方向及与x方向在平面视图中交叉的作为第2方向的y方向上排列多个；以及共通电极41，设在1基材与像素电极51之间。共通电极41由导电膜形成，在共通电极41，在平面视图中有作为导电膜的孔的多个导电膜非形成区域41s。这里，导电膜非形成区域41s与在x方向及y方向上邻接的4个像素的角部包围的区域q的至少一部分在平面视图中重叠。

由此，在导电膜非形成区域41s中，共通电极41的影响变小。由此，区域q的显示不均被抑制，显示品质提高。在平面视图中，与相邻的像素电极51相重合的共通电极41宽度较宽，可以说被连结部电连接。由此，在共通电极41整体中，局部性的电位的偏差变小，共通电极41整体接近于一定的电位。结果，tft基板100i的面内的显示品质的偏差变小。

此外，也可以不需要与共通电极41层叠的导电性的金属层等。由此，tft基板100i能够更加高精细化。

由于与共通电极41的边缘重叠的像素电极51的部分变少，所以像素电极51内的阶差变少。因此，tft基板100i的成品率提高。

(变形例)

图33是表示实施方式6的变形例1的共通电极的导电膜非形成区域的平面图。导电膜非形成区域41s大于在x方向及y方向上邻接的4个像素电极51的角部51c包围的区域。

由此，能够抑制电场从在x方向及y方向上邻接的4个像素的角部包围的区域q向外侧泄漏。即使曝光时的对准精度较小，在x方向及y方向上邻接的4个像素的角部包围的区域q与导电膜非形成区域41s也容易重叠。

图34是表示实施方式6的变形例2的共通电极的导电膜非形成区域的平面图。导电膜非形成区域41s小于在x方向及y方向上邻接的4个像素电极51的角部51c包围的区域。

在导电膜非形成区域41s中，共通电极41的影响变小。由此，区域q的显示不均被抑制，显示品质提高。此外，由于与共通电极41的边缘重叠的像素电极51的部分变少，所以像素电极51内的阶差变少。因此，tft基板100i的成品率提高。

如图34所示，导电膜非形成区域41s是矩形，角51c是圆的。由此，共通电极41的影响变小。

图35是表示实施方式6的变形例3的共通电极的导电膜非形成区域的平面图。导电膜非形成区域41s是圆的。由此，导电膜非形成区域41s的形状稳定。在导电膜非形成区域41s中，共通电极41的影响变小。由此，区域q的显示不均被抑制，显示品质提高。此外，由于与共通电极41的边缘重叠的像素电极51的部分变少，所以像素电极51内的阶差变少。因此，tft基板100i的成品率提高。

图36是表示实施方式6的变形例4的共通电极的导电膜非形成区域的平面图。导电膜非形成区域41s是八边形。由此，容易使从角部51c到导电膜非形成区域41s的距离相同。并且，在导电膜非形成区域41s中，共通电极41的影响变小。由此，区域q的显示不均被抑制，显示品质提高。此外，由于与共通电极41的边缘重叠的像素电极51的部分变少，所以像素电极51内的阶差变少。因此，tft基板100i的成品率提高。

图37是表示实施方式6的变形例5的共通电极的导电膜非形成区域的平面图。导电膜非形成区域41s是十字形。由此，容易使从角部51c到导电膜非形成区域41s的距离相同。并且，在导电膜非形成区域41s中，共通电极41的影响变小。由此，区域q的显示不均被抑制，显示品质提高。此外，由于与共通电极41的边缘重叠的像素电极51的部分变少，所以像素电极51内的阶差变少。因此，tft基板100i的成品率提高。

图38是表示实施方式6的变形例6的共通电极的导电膜非形成区域的平面图。导电膜非形成区域41s还设置于在x方向上邻接的2个像素电极之间及在y方向上邻接的2个像素电极之间。由此，即使曝光时的对准精度较小，在x方向及y方向上邻接的4个像素的角部包围的区域q与导电膜非形成区域41s也容易重叠。并且，在导电膜非形成区域41s中，共通电极41的影响变小。由此，区域q的显示不均被抑制，显示品质提高。此外，由于与共通电极41的边缘重叠的像素电极51的部分变少，所以像素电极51内的阶差变少。因此，tft基板100i的成品率提高。

以上，说明了本发明的优选的实施方式，但本发明并不限定于这样的实施方式。在实施方式中公开的内容只不过是一例，在不脱离本发明的主旨的范围内能够进行各种变更。关于在不脱离本发明的主旨的范围中进行的适当的变更，也当然属于本发明的技术范围。

能够应用于具备以上说明的tft基板100a至tft基板100i的某个、以及与tft基板100i对置配置的电泳层160的电泳装置。

本发明还可以采用以下的形态。

(1)一种基板，具备：绝缘性的基材；像素电极，设在上述基材的一面侧，在第1方向以及与上述第1方向在平面视图中交叉的第2方向上排列多个；以及共通电极，设在上述基材与上述像素电极之间；上述共通电极由导电膜形成，在上述共通电极，在平面视图中有作为上述导电膜的孔的多个导电膜非形成区域；上述导电膜非形成区域与在上述第1方向及上述第2方向上邻接的4个像素电极的角部包围的区域的至少一部分在平面视图中重叠。

(2)如上述(1)所述的基板，上述导电膜非形成区域具有与在上述第1方向及上述第2方向上邻接的4个像素电极的角部包围的区域相同的面积。

(3)如上述(1)所述的基板，上述导电膜非形成区域大于在上述第1方向及上述第2方向上邻接的4个像素电极的角部包围的区域。

(4)如上述(1)所述的基板，上述导电膜非形成区域小于在上述第1方向及上述第2方向上邻接的4个像素电极的角部包围的区域。

(5)如上述(1)至(4)的任一项所述的基板，上述导电膜非形成区域是矩形，角是圆的。

(6)如上述(1)至(4)的任一项所述的基板，上述导电膜非形成区域是圆的。

(7)如上述(1)至(4)的任一项所述的基板，上述导电膜非形成区域是八边形。

(8)如上述(1)至(4)的任一项所述的基板，上述导电膜非形成区域是十字形。

(9)如上述(1)至(8)的任一项所述的基板，上述导电膜非形成区域还设于在上述第1方向上邻接的2个像素电极之间及在上述第2方向上邻接的2个像素电极之间。

(10)一种电泳装置，具备(1)至(9)的任一项的1个基板、以及与上述基板对置配置的电泳层。

标号说明

1基材

1a一面

13绝缘膜

13h、23h、33h、41h、43h贯通孔

21半导体膜

23层间绝缘膜

31d漏极

31s源极

33平坦化膜

41共通电极

42、44、50连结部

43反射膜

45绝缘膜

51像素电极

100、100a、100b、100c、100d、100e、100f、100g、100h、100itft基板(基板的一例)

110栅极驱动部

120源极驱动部

130对置基板

131基材

133对置电极

152密封部

153连接部件

160电泳层

161黑色微粒子

162白色微粒子

163微囊

165分散液

200显示装置

211第1部位

212第2部位

213第3部位

311a第1端部

c1第1保持电容

c2第2保持电容

coml布线

gcl栅极线

h1第1接触孔

h2第2接触孔

h3第3接触孔

n1g、n2g栅极

ntrnmos晶体管

ntr1第1nmos晶体管

ntr2第2nmos晶体管

ptrpmos晶体管

ptr1第1pmos晶体管

ptr2第2pmos晶体管

px像素

rel1第1中继部

rel2第2中继部

tr像素晶体管

vcom共通电位