阵列基板的制作方法

1.本技术涉及显示技术领域，尤其涉及一种阵列基板。


背景技术：

2.液晶显示器(liquid crystal display,lcd)是目前应用最广泛的显示器，相对传统的阴极射线管(cathode ray tube,crt)显示器，液晶显示器具有机身薄、低功耗、低电压驱动等优点。液晶显示器的显示区域包括有多个像素区域，每一像素区域为由两条栅线及两条数据线限定的区域，其内设有作为开关组件的薄膜晶体管及像素电极。
3.如图1所示，液晶显示面板的阵列基板上设置有栅极11、源极12、漏极13和像素电极14，源极12和漏极13与栅极11设置于不同的膜层，源极12与栅极11重叠的部分会产生寄生电容(即栅源电容)，寄生电容会影响馈入电压的大小。在制作阵列基板的过程中，由于制程偏差，源极12会向左右发生偏移，当源极12向右发生偏移时，源极12与栅极11重叠的面积会增大，源极12与栅极11的寄生电容也会增大，使得馈入电压也会增大，此时，液晶显示面板会出现交流电压成分，容易引起画面闪烁和残像问题。
4.如图2所示，为解决由于制程偏差导致的栅极11与源极12的寄生电容变化的问题，在源极12处增设长臂120和补偿部121，补偿部121和源极部122分别与长臂120连接，在栅极11处增设与栅极11连接的补偿电极110，并使补偿部121与补偿电极110重叠，以此保证当源极12发生偏移时，源极12与栅极11之间的寄生电容保持不变，但是增设的长臂120会在竖直方向上压缩像素电极14的面积，使得阵列基板的开口率降低，进而导致显示面板的穿透率降低的问题。
5.综上所述，现有阵列基板存在为改善栅源电容变化而导致阵列基板的开口率降低的问题。故，有必要提供一种阵列基板来改善这一缺陷。


技术实现要素：

6.本技术实施例提供一种阵列基板，可以在实现有栅源电容补偿的基础上，提高阵列基板的开口率。
7.本技术实施例提供一种阵列基板，包括栅极、补偿电极、阵列基板侧公共电极和源极，所述补偿电极设置于所述栅极的一侧，并且与所述栅极连接，所述源极与所述栅极异层设置，所述源极与所述补偿电极异层设置；
8.其中，所述源极包括存储电容部、源极部和补偿部，所述源极部和所述补偿部设置于所述存储电容部的相对两侧，并且与所述存储电容部连接，所述源极部的局部与所述栅极重叠，所述补偿部的局部与所述补偿电极重叠，所述源极与所述阵列基板侧公共电极异层设置，在所述源极部的延伸方向上，所述存储电容部与所述源极部相交的部分还与所述阵列基板侧公共电极至少部分重叠；在所述补偿部的延伸方向上，所述存储电容部与所述补偿部相交的部分还与所述阵列基板侧公共电极至少部分重叠。
9.根据本技术一实施例，所述阵列基板包括栅线和像素电极，所述栅极和所述补偿
电极设置于所述栅线的同侧，并且与所述栅线连接，所述像素电极与所述源极异层设置，并且通过接触孔与所述存储电容部接触；
10.其中，所述接触孔设置于所述栅极与所述补偿部之间，并且在与所述源极部或所述补偿部的延伸方向垂直的方向上，所述接触孔与所述栅线之间的最小距离小于或等于所述栅极的宽度。
11.根据本技术一实施例，在与所述源极部或所述补偿部的延伸方向垂直的方向上，所述存储电容部与所述栅线之间的距离小于或等于所述源极部与所述栅线之间的距离，所述存储电容部与所述栅线之间的距离小于或等于所述补偿部与所述栅线之间的距离。
12.根据本技术一实施例，所述源极部的延伸方向与所述补偿部的延伸方向平行，所述源极部的延伸方向与所述补偿部的延伸方向相反。
13.根据本技术一实施例，在与所述源极部或所述补偿部的延伸方向垂直的方向上，所述源极部的局部的宽度与所述补偿部的宽度相等。
14.根据本技术一实施例，在所述源极部或所述补偿部的延伸方向上，所述源极部与所述补偿部至少部分重叠或错开。
15.根据本技术一实施例，在所述源极部或所述补偿部的延伸方向上，所述存储电容部和所述阵列基板侧公共电极的其中之一的边缘超出其中另一的同侧边缘；
16.在与所述源极部或所述补偿部的延伸方向垂直的方向上，所述存储电容部和所述阵列基板侧公共电极的其中之一的边缘超出其中另一的同侧边缘。
17.根据本技术一实施例，在所述源极部或所述补偿部的延伸方向上，所述存储电容部的边缘与所述阵列基板侧公共电极的同侧边缘之间的距离介于3微米至5微米之间，所述栅极与所述存储电容部之间的距离大于或等于4.3微米。
18.根据本技术一实施例，在与所述源极部或所述补偿部的延伸方向垂直的方向上，所述存储电容部的边缘与所述阵列基板侧公共电极的同侧边缘之间的距离介于3微米至5微米之间，所述源极部的宽度介于7微米至10微米之间。
19.根据本技术一实施例，在与所述源极部或所述补偿部的延伸方向垂直的方向上，所述源极部的宽度介于7微米至10微米之间。
20.根据本技术一实施例，所述阵列基板还包括漏极，在所述源极部或所述补偿部的延伸方向上，所述漏极与所述栅极靠近所述存储电容部一侧的边缘之间的距离大于或等于7微米。
21.本技术实施例的有益效果：本技术实施例提供一种阵列基板，所述阵列基板包括栅极、补偿电极和阵列基板侧公共电极，所述补偿电极设置于所述栅极的一侧，并且与所述栅极连接，所述阵列基板还包括源极，所述源极与所述栅极异层设置，所述源极与所述补偿电极异层设置，所述源极包括存储电容部、源极部和补偿部，所述源极部的局部与所述栅极重叠，所述补偿部的局部与所述补偿电极重叠，如此可以保证所述栅极与所述源极之间的寄生电容保持不变，通过将所述源极部和所述补偿部设置于所述存储电容部的相对两侧，并利用所述存储电容部将所述源极部与所述补偿部连接，可以减小源极占据的面积，从而提高阵列基板的开口率。
附图说明
22.为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
23.图1为相关技术的第一种像素区域的结构示意图；
24.图2为相关技术的第二种像素区域的结构示意图；
25.图3为本技术实施例提供的第一种像素区域的结构示意图；
26.图4为本技术实施例提供的第一种像素区域的部分膜层示意图；
27.图5为本技术实施例提供的第二种像素区域的结构示意图；
28.图6为本技术实施例提供的第三种像素区域的结构示意图；
29.图7为本技术实施例提供的第四种像素区域的结构示意图；
30.图8为本技术实施例提供的第五种像素区域的结构示意图；
31.图9为本技术实施例提供的显示面板的结构示意图。
具体实施方式
32.以下各实施例的说明是参考附加的图示，用以例示本技术可用以实施的特定实施例。本技术所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本技术，而非用以限制本技术。在图中，结构相似的单元是用以相同标号表示。
[0033]
下面结合附图和具体实施例对本技术做进一步地说明。
[0034]
本技术实施例提供一种阵列基板及显示面板，可以在实现有栅源电容补偿的基础上，提高阵列基板及显示面板的开口率。
[0035]
本技术实施例提供一种阵列基板，多个像素区域，每一像素区域为由两条栅线gl及两条数据线dl限定的区域，像素区域内设有作为开关组件的薄膜晶体管及像素电极。
[0036]
如图3所示，所述阵列基板可以包括和补偿电极22，所述补偿电极22设置于所述栅极21的一侧，所述栅极21与所述补偿电极22连接，即所述栅极21与所述补偿电极22电性连接。
[0037]
在本技术实施例中，所述栅极21与所述补偿电极22间隔设置，所述栅极21与所述补偿电极22之间具有间隙，且所述栅极21与所述补偿电极22可以位于同一膜层结构中。
[0038]
在其他一些实施例中，可以根据实际情况的选择和具体需求设置，所述栅极21与所述补偿电极22也可以位于不同的膜层结构中，只要保证所述栅极21与所述补偿电极22连接，且所述栅极21与所述补偿电极22沿平行于所述栅极21或所述补偿电极22所在平面的方向上具有间隙在即可，此处不做唯一限定。
[0039]
进一步地，所述阵列基板还可以包括源极24，所述源极24与所述栅极21异层设置，所述源极24与所述补偿电极22异层设置，即所述栅极21和所述补偿电极22均与所述源极24位于不同的膜层结构中。
[0040]
例如，所述阵列基板可以包括衬底、第一金属层和第二金属层，第一金属层可以设置于衬底与第二金属层之间，第一金属层也可以称作栅极金属层，所述栅极21和所述补偿
电极22可以设置于所述第一金属层。所述第二金属层也可以称作源漏电极金属层，所述源极24可以设置于所述第二金属层。
[0041]
进一步地，所述源极24包括存储电容部240、源极部241和补偿部242，所述源极部241和所述补偿部242设置于所述存储电容部240的相对两侧，并且与所述存储电容部240连接，所述源极部241的局部与所述栅极21重叠设置，所述补偿部242的局部与所述补偿电极22重叠设置。
[0042]
在本技术实施例中，所述源极部241设置于所述存储电容部240靠近所述栅极21的一侧，所述补偿部242设置于所述存储电容部240靠近所述补偿电极22的一侧。
[0043]
需要说明的是，通过在所述栅极21的一侧设置所述补偿电极22，所述补偿电极22与所述栅极21连接，并使得所述存储电容部240设置于所述源极部241与所述补偿部242之间，所述存储电容部240朝向所述栅极21延伸形成所述源极部241，源极部241的局部与栅极21重叠设置；所述存储电容部240朝向补偿电极22延伸形成所述补偿部242，补偿部242的局部与补偿电极22重叠设置，此结构下，源极24与栅极21的寄生电容等于源极部241与栅极21之间的电容加上补偿部242与补偿电极22之间的电容。
[0044]
当由于制程而导致源极24向右偏移时，源极部241与栅极21的重叠面积会增大，源极部241与栅极21之间的电容也会增大，补偿部242与补偿电极22的重叠面积会减小，补偿部242与补偿电极22之间的电容也会减小，源极部241与栅极21之间的电容变化值等于补偿部242与补偿电极22之间的电容变化值，从而使得源极24与栅极21之间的寄生电容保持不变。同样的，当由于制程而导致源极24向左偏移时，源极24与栅极21之间的寄生电容保持不变。因此，本技术实施例提供的技术方案可以解决由于制程偏差而导致栅源电容发生变化的问题。
[0045]
进一步地，所述阵列基板还包括阵列基板侧公共电极23，所述阵列基板侧公共电极23与所述栅极21同层设置，并且与所述栅极21之间具有间隙，所述阵列基板侧公共电极23与所述源极24异层设置，并且与所述源极24的所述存储电容部240重叠，以形成存储电容，所述存储电容部240可以作为存储电容的上极板，所述阵列基板侧公共电极23可以作为所述存储电容的下极板。
[0046]
进一步地，在所述源极部241的延伸方向上，所述存储电容部240与所述源极部241相交的部分还与所述阵列基板侧公共电极23至少部分重叠；在所述补偿部242的延伸方向上，所述存储电容部240与所述补偿部242相交的部分还与所述阵列基板侧公共电极23至少部分重叠。
[0047]
如图3所示，所述源极部241和所述补偿部242均呈条状，所述源极部241的延伸方向与所述补偿部242的延伸方向平行，且均平行于所述第一方向x，所述源极部241的延伸方向与所述补偿部242的延伸方向相反。在所述第一方向x上，所述存储电容部240与所述源极部241相交的部分与所述阵列基板侧公共电极23部分重叠，所述存储电容部240与所述补偿部242相交的部分与所述阵列基板侧公共电极23部分重叠。
[0048]
所述存储电容部240与所述源极部241相交的部分以及所述存储电容部240与所述补偿部242相交的部分可以视为所述存储电容部240位于所述源极部241与所述补偿部242之间且分别与所述源极部241和所述补偿部242连接的部分，该部分与所述阵列基板侧公共电极23部分重叠，所述存储电容部240不与所述源极部241和所述补偿部242相交的部分同
样也可以至少部分重叠，以共同形成存储电容，在此结构下，可以视为将所述源极部241和所述补偿部242与所述存储电容部240直接连接。需要说明的是，相较于图2所示的相关技术，本技术实施例提供的技术方案可以取消图2中源极的长臂设计，将源极部241和补偿部242直接与存储电容部240连接，可以在第二方向y上减少源极24所占据的空间，从而可以增大像素区域的开口率。在其中一个实施例中，采用本技术实施例提供的技术方案，可以在第二方向y上节省约12微米的空间。
[0049]
如图3所示，所述阵列基板还包括栅线gl和像素电极26，所述栅极21和所述补偿电极22设置于所述栅线gl的同侧，所述补偿电极22通过所述栅线gl与所述栅极21连接，此结构下，可以避免因增设补偿电极22而压缩像素电极的空间，从而可以保证像素区域的开口率。
[0050]
所述像素电极26与所述源极24异层设置，并且通过接触孔oh与所述存储电容部240接触。所述像素电极26可以设置在所述源极24的背离衬底的一侧。
[0051]
需要说明的是，图3以及其他附图中仅以块状区域来指代所述像素电极26，图3以及其他附图中所示的像素电极26的形状和尺寸并非实际应用中所述像素电极26的形状和尺寸。
[0052]
进一步地，所述接触孔og设置于所述栅极21与所述补偿电极22之间，在与所述源极部241或所述补偿部242的延伸方向垂直的方向上，所述接触孔oh与所述栅线gl之间的最小距离a4小于或等于所述栅极21的宽度a5。在此结构下，利用栅极21与补偿电极22之间的区域进行挖孔形成接触孔oh将像素电极26与源极24导通，不仅可以缩小接触孔oh与栅线gl之间的距离，减小接触孔oh所占据的空间，还可以增大像素电极26的面积，从而可以提高像素区域的开口率，进而增大阵列基板的穿透率。
[0053]
在其中一个实施例中，如图3所示，所述接触孔og设置于所述栅极21与所述补偿电极22之间，在与所述源极部241或所述补偿部242的延伸方向垂直的方向上，所述接触孔oh与所述栅线gl之间的最小距离a4小于所述栅极21的宽度a5。在其他一些实施例中，所述接触孔oh与所述栅线gl之间的最小距离a4也可以等于所述栅极21的宽度a5。
[0054]
进一步地，所述阵列基板还包括漏极25和有源层(图中未示出)，所述有源层与所述栅极21异层设置，所述有源层与所述栅极21至少部分重叠设置，所述漏极25与所述栅极21异层设置，所述漏极25可以与所述源极24同层设置，并且分别与所述有源层连接。
[0055]
在本技术实施例中，所述有源层可以设置于所述栅极21的背离所述基板的一侧，所述源极24和所述漏极25可以设置于所述有源层的背离所述栅极21的一侧。在其他一些实施例中，栅极21、有源层、源极24和漏极25的层叠顺序也可以适当修改，此处不做唯一限定。
[0056]
进一步地在本技术实施例中，阵列基板中的像素电极为4畴结构。在其他一些实施例中，本技术提供的技术方案同样也适用于8畴结构的像素电极，此处不做唯一限定。
[0057]
进一步地，所述阵列基板还包括数据线dl，所述栅线gl与所述栅极21同层设置，所述数据线dl与所述源极24同层设置，所述栅线gl沿第一方向x延伸设置，所述数据线dl沿第二方向y延伸设置，所述第一方向x与所述第二方向y相交。
[0058]
在本技术实施例中，所述第一方向x与所述第二方向y可以呈垂直设置。在其他一些实施例中，根据实际情况的选择和具体需求设置，所述第一方向x和所述第二方向y可以呈其他角度设置，在此不做唯一限定。
[0059]
在本技术实施例中，所述漏极25与数据线dl连接，即所述漏极25与所述数据线dl电性连接。
[0060]
进一步地，如图3所示，所述源极部241和所述补偿部242均呈条状，所述源极部241的延伸方向与所述补偿部242的延伸方向平行，且均平行于所述第一方向x，所述源极部241的延伸方向与所述补偿部242的延伸方向相反，此结构下，可以简化所述源极24的结构，易于制作，不会增加阵列基板的制程难度。
[0061]
进一步地，在与所述源极部或所述补偿部的延伸方向垂直的方向上，所述源极部的局部的宽度与所述补偿部的宽度相等。
[0062]
如图3所示，在所述第二方向y上，所述源极部241与所述补偿部242的宽度相等。在此结构下，即使由于制程偏差而导致源极24发生偏移，也能保证源极部241与栅极21重叠部分的面积变化值等于补偿部242与补偿电极22重叠部分的面积变化值，从而可以保证源极24与栅极21之间的寄生电容保持不变。
[0063]
进一步地，所述存储电容部240与所述栅线gl之间的距离a7小于或等于所述源极部241与所述栅线gl之间的距离a8，所述存储电容部240与所述栅线gl之间的距离a7小于或等于所述补偿部242与所述栅线gl之间的距离a6。
[0064]
在其中一个实施例中，如图4所示，所述存储电容部240与所述栅线gl之间的距离a7等于所述源极部241与所述栅线gl之间的距离a8，所述存储电容部240与所述栅线gl之间的距离a7等于所述补偿部242与所述栅线gl之间的距离a6，即所述存储电容部240靠近所述栅线gl一侧的边缘与所述源极部241靠近所述栅线gl一侧的边缘、以及所述补偿部242靠近所述栅线gl一侧的边缘保持齐平。在所述第一方向x上，所述源极部241与所述补偿部242完全重叠，即所述源极部241位于所述补偿部242沿所述第一方向x的延长线上。此结构下，可以缩小源极24所占据的空间，有利于增大像素电极的面积，提高像素区域的开口率。
[0065]
在其中一个实施例中，如图5所示在所述第二方向y上，所述存储电容部240与所述栅线gl之间的距离a7小于所述源极部241与所述栅线gl之间的距离a8，所述存储电容部240与所述栅线gl之间的距离a7小于所述补偿部242与所述栅线gl之间的距离a6，在所述第一方向x上，所述源极部241与补偿部242部分重叠，在此不做唯一限定。
[0066]
在其中一个实施例中，在所述第一方向x上，所述源极部241与所述补偿部242也可以完全错开，即所述源极部241避让所述补偿部242的延长线设置。此结构下，可以增加所述源极24的面积，从而减小所述源极24的接触电阻，减少能量损耗，并改善薄膜晶体管的性能。
[0067]
进一步地，在所述源极部241或所述补偿部242的延伸方向上，所述存储电容部240和所述阵列基板侧公共电极23的其中之一的边缘超出其中另一的同侧边缘；在与所述源极部241或所述补偿部242的延伸方向垂直的方向上，所述存储电容部240和所述阵列基板侧公共电极23的其中之一的边缘超出其中另一的同侧边缘。
[0068]
在其中一个实施例中，如图3所示，在所述第一方向x上，所述阵列基板侧公共电极23的左侧边缘超出所述存储电容部240的左侧边缘，所述阵列基板侧公共电极23的右侧边缘超出所述存储电容部240的右侧边缘；在所述第二方向y上，所述存储电容部240的上侧边缘超出所述阵列基板侧公共电极23的上侧边缘，所述存储电容部240的下侧边缘超出所述阵列基板侧公共电极23的下侧边缘。在此结构下，可以确保源极24对位的精准度，减少源极
24的偏移量，从而可以改善源极24与栅极21之间的寄生电容发生变化的情况。
[0069]
进一步地，在所述源极部或所述补偿部的延伸方向上，所述存储电容部的边缘与所述阵列基板侧公共电极的同侧边缘之间的距离介于3微米至5微米之间。
[0070]
如图3所示，在所述第一方向x上，所述阵列基板侧公共电极23的左侧边缘超出所述存储电容部240的左侧边缘，且所述阵列基板侧公共电极23的左侧边缘超出所述存储电容部240的左侧边缘的距离x介于3微米至5微米之间，所述阵列基板侧公共电极23的右侧边缘超出所述存储电容部240的右侧边缘，且所述阵列基板侧公共电极23的右侧边缘超出所述存储电容部240的右侧边缘的距离x介于3微米至5微米之间。在实际应用中，x的取值可以是但不限于3、3.5、4、4.5或者5等，仅需要介于3至5之间即可。
[0071]
在所述第二方向y上，所述存储电容部240的上侧边缘超出所述阵列基板侧公共电极23的上侧边缘，且所述存储电容部240的上侧边缘超出所述阵列基板侧公共电极23的上侧边缘的距离y介于3微米至5微米之间；所述存储电容部240的上侧边缘超出所述阵列基板侧公共电极23的下侧边缘，且所述存储电容部240的上侧边缘超出所述阵列基板侧公共电极23的下侧边缘的距离y介于3微米至5微米之间。具体的，y的取值可以是但不限于3、3.5、4、4.5或者5等，仅需要介于3至5之间即可。
[0072]
进一步地，在与所述源极部或所述补偿部的延伸方向垂直的方向上，所述源极部的宽度介于7微米至10微米之间。
[0073]
如图4所示，在所述第二方向y上，所述源极部241的宽度a1介于7微米至10微米之间。具体的，a1的取值可以是但不限于7、8、9或者10等，仅需要介于7至10之间即可。
[0074]
进一步地，所述漏极与所述栅极靠近所述存储电容部一侧的边缘之间的距离大于或等于7微米。
[0075]
如图4所示，在所述第一方向x上，所述漏极25与所述栅极21靠近所述存储电容部240一侧的边缘之间的距离a2大于或等于7微米。具体的，a2的取值可以是但不限于7、7.5、8、8.5或者9等，仅需要大于或等于7即可。
[0076]
进一步地，所述栅极与所述存储电容部之间的距离大于或等于4.3微米。
[0077]
如图4所示，在所述第一方向x上，所述栅极21与所述存储电容部240之间的距离a3大于或等于4.3微米。具体的，a3的取值可以是但不限于4.3、4.5、4.8、5或者6等，仅需要大于或等于4.3即可。
[0078]
在此结构下，通过减小源极部241的宽度a1，并增大漏极25与栅极21靠近存储电容部240一侧的边缘之间的距离a2、以及存储电容部240与栅极21之间的距离a3，以此延长电子的传输路径，并减弱电子的传输能力，从而可以避免电子通过源极部241、栅极21以及存储电容部240的路径传输到存储电容而引起存储电容下降、像素保持电压下降、泄露(leakage)发生导致污痕类不良。
[0079]
在其中一个实施例中，如图6所示，所述阵列基板侧公共电极23的四周边缘可以超出所述存储电容部240的四周边缘，即所述存储电容部240比所述阵列基板侧公共电极23的四周内缩，所述阵列基板侧公共电极23的左右两侧边缘、以及上下两侧边缘均超出所述存储电容部240的同侧边缘，且超出的距离应介于3微米至5微米之间。在所述第一方向x上，所述存储电容部240与所述源极部241相交的部分可以与所述阵列基板侧公共电极23完全重叠，所述存储电容部240与所述补偿部242相交的部分也可以与所述阵列基板侧公共电极23
完全重叠。在此结构下，同样也可以确保源极24对位的精准度，减少源极24的偏移量，从而可以改善源极24与栅极21之间的寄生电容发生变化的情况。
[0080]
在其中一个实施例中，如图7所示，在所述第一方向x上，所述存储电容部240的左侧边缘超出所述阵列基板侧公共电极23的左侧边缘，所述存储电容部240的右侧边缘超出所述阵列基板侧公共电极23的右侧边缘；在所述第二方向y上，所述阵列基板侧公共电极23的上侧边缘超出所述存储电容部240的上侧边缘，所述阵列基板侧公共电极23的下侧边缘超出所述存储电容部240的下侧边缘，且超出的距离应介于3微米至5微米之间。在此结构下，同样也可以确保源极24对位的精准度，减少源极24的偏移量，从而可以改善源极24与栅极21之间的寄生电容发生变化的情况。
[0081]
在其中一个实施例中，如图8所示，所述存储电容部240的四周边缘可以超出所述阵列基板侧公共电极23的四周边缘，即所述存储电容部240比所述阵列基板侧公共电极23的四周外扩，所述存储电容部240的左右两侧边缘、以及上下两侧边缘均超出所述阵列基板侧公共电极23的同侧边缘，且超出的距离应介于3微米至5微米之间。在此结构下，同样也可以确保源极24对位的精准度，减少源极24的偏移量，从而可以改善源极24与栅极21之间的寄生电容发生变化的情况。需要说明的是，由于所述阵列基板侧公共电极23被所述存储电容部240覆盖，所以在图8中并未将所述阵列基板侧公共电极23示出。
[0082]
在实际应用中，根据实际情况的选择和具体需求设置，可以根据空间调整所述阵列基板侧公共电极23与所述存储电容部240在第一方向x和第二方向y上是外扩或者内缩的组合，此处不做唯一限定。
[0083]
依据本技术上述实施例提供的阵列基板，本技术实施例还提供一种显示面板，如图9所示，所述显示面板10包括对置基板100、以及如上述的阵列基板200，所述对置基板100与所述阵列基板200相对设置。所述显示面板还可以包括液晶层，所述液晶层设置于所述对置基板100与所述阵列基板200之间。
[0084]
依据本技术上述实施例提供的显示面板，本技术实施例还提供一种显示装置，所述显示装置可以包括背光模组和如上述的显示面板，所述背光模组设置于所述显示面板的一侧。
[0085]
本技术实施例的有益效果：本技术实施例提供一种阵列基板及显示面板，所述阵列基板包括栅极、补偿电极和阵列基板侧公共电极，所述补偿电极设置于所述栅极的一侧，并且与所述栅极连接，所述阵列基板还包括源极，所述源极与所述栅极异层设置，所述源极与所述补偿电极异层设置，所述源极包括存储电容部、源极部和补偿部，所述源极部的局部与所述栅极重叠，所述补偿部的局部与所述补偿电极重叠，如此可以保证所述栅极与所述源极之间的寄生电容保持不变，通过将所述源极部和所述补偿部设置于所述存储电容部的相对两侧，并利用所述存储电容部将所述源极部与所述补偿部连接，可以减小源极占据的面积，从而提高阵列基板的开口率。
[0086]
综上所述，虽然本技术以优选实施例揭露如上，但上述优选实施例并非用以限制本技术，本领域的普通技术人员，在不脱离本技术的精神和范围内，均可作各种更动与润饰，因此本技术的保护范围以权利要求界定的范围为基准。