集成式组合件和形成集成式组合件的方法与流程

1.集成式组合件(例如，存储器装置)和形成集成式组合件的方法。


背景技术：

2.存储器提供用于电子系统的数据存储装置。快闪存储器是一种类型存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使bios存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
3.nand可为快闪存储器的基本架构，且可配置成包括竖直堆叠的存储器单元。
4.在具体地描述nand之前，可能有帮助的是更一般化地描述集成布置内的存储器阵列的关系。图1展示包含以下各项的现有技术装置1000的框图：存储器阵列1002，其具有布置成行和列的多个存储器单元1003；以及存取线1004(例如用以传导信号wl0到wlm的字线)；以及第一数据线1006(例如用以传导信号bl0到bln的位线)。存取线1004和第一数据线1006可用于将信息传送到存储器单元1003且从所述存储器单元传送信息。行解码器1007和列解码器1008解码地址线1009上的地址信号a0到ax，以确定要存取存储器单元1003中的哪些存储器单元。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。i/o电路1017在存储器阵列1002与输入/输出(i/o)线1005之间传送信息的值。i/o线1005上的信号dq0到dqn可能表示从存储器单元1003读取或待写入到存储器单元的信息的值。其它装置可通过i/o线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用以控制待对存储器单元1003执行的存储器操作，且利用控制线1020上的信号。装置1000可分别在第一供应线1030和第二供应线1032上接收电源电压信号vcc和vss。装置1000包含选择电路1040和输入/输出(i/o)电路1017。选择电路1040可经由i/o电路1017对信号csel1到cseln作出响应以选择第一数据线1006和第二数据线1013上的信号，所述信号可表示有待从存储器单元1003读取或有待编程到所述存储器单元中的信息的值。列解码器1008可基于地址线1009上的a0到ax地址信号选择性地启动csel1到cseln信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号以在读取和编程操作期间在存储器阵列1002与i/o电路1017之间实现通信。
5.图1的存储器阵列1002可为nand存储器阵列，且图2展示可用于图1的存储器阵列1002的三维nand存储器装置200的示意图。装置200包括多个电荷存储装置串。在第一方向(z-z')上，每串电荷存储装置可包括例如彼此上下堆叠的三十二个电荷存储装置，其中每一电荷存储装置对应于例如三十二层(例如，层0到层31)中的一层。相应串的电荷存储装置可共享如形成于相应半导体材料(例如多晶硅)的柱中的共同沟道区，电荷存储装置串围绕所述半导体材料柱形成。在第二方向(x-x')上，多串中的每一第一群组，例如十六个第一群组可包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(cg)线”，也称为字线
的漏极连接到对应nand串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
12.每一漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应nand串206的最后一个电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应nand串2061的电荷存储晶体管208n的漏极。
13.电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208的控制栅极236耦合到字线202。电荷存储晶体管208的列是在耦合到给定位线228的nand串206内的那些晶体管。电荷存储晶体管208的行是通常耦合到给定字线202的那些晶体管。
14.期望开发改进的nand架构和改进的用于制造nand架构的方法。


技术实现要素：

15.在一方面，本公开提供一种集成式组合件，其包括：交替的绝缘层级与导电层级的堆叠；沟道材料的柱，其延伸穿过所述堆叠，所述导电层级具有邻近所述柱且从所述柱横向偏移的末端区；电荷存储材料区段，其邻近所述堆叠的所述导电层级且在所述沟道材料与所述末端区之间；竖直相邻的电荷存储材料区段通过与所述绝缘层级对准的介入区彼此间隔开；隧穿材料，其在所述电荷存储材料区段与所述沟道材料之间；电荷阻挡材料，其在所述电荷存储材料区段与所述末端区之间；以及介电材料条带，其跨越所述绝缘层级竖直延伸且相对于所述末端区横向缩进；所述条带具有邻近所述导电层级的第一区且具有在所述第一区之间的第二区；所述第二区相对于所述第一区横向缩进，使得所述条带的最内表面具有凸形配置。
16.在另一方面，本公开进一步提供一种集成式组合件，其包括：交替的绝缘层级与导电层级的堆叠；沟道材料柱，其延伸穿过所述堆叠；电荷存储材料区段，其邻近所述堆叠的所述导电层级，且在所述沟道材料与所述导电层级的末端区之间；隧穿材料，其在所述电荷存储材料区段与所述沟道材料之间；电荷阻挡材料区段，其直接抵靠所述电荷存储材料区段，且在所述电荷存储材料区段与所述末端区之间；以及高k介电材料结构，其跨越所述导电层级和所述绝缘层级竖直延伸；所述高k介电材料结构的第一部分沿着所述导电层级，且所述高k介电材料结构的第二部分沿着所述绝缘层级；所述第二部分相对于所述末端区横向缩进；所述第一部分在所述末端区的横向外侧，且在所述末端区与所述电荷阻挡材料之间。
17.在又一方面，本公开进一步提供了一种形成集成式组合件的方法，其包括：形成交替的第一层级与第二层级的竖直堆叠；所述第一层级包括第一材料，且所述第二层级包括第二材料；形成延伸穿过所述堆叠的开口，所述开口具有跨越所述第一层级和所述第二层级延伸的侧壁；使所述第二层级相对于所述第一层级沿着所述侧壁凹入；所述第一层级具有延伸超出所述凹入的第二层级的突出末端；腔体沿着所述凹入的第二层级且竖直处于所述突出末端之间；形成第三材料以围绕所述突出末端且在所述腔体内延伸，所述第三材料使所述腔体变窄；在所述变窄的腔体内形成第四材料；相对于所述第四材料沿着所述第三材料选择性地形成电荷存储材料，以由此形成所述电荷存储材料的邻近所述第一层级的所
述突出末端的区段；在所述开口内且邻近所述电荷存储材料形成隧穿材料；在所述开口内且邻近所述隧穿材料形成沟道材料；移除所述第一层级的所述第一材料以留下空隙；用流动到所述空隙中的物质使所述电荷存储材料的第一部分改性，而使所述电荷存储材料的第二部分保持未经改性；所述改性使所述第一部分的所述电荷存储材料转化成电荷阻挡材料；以及在所述空隙内形成导电材料。
附图说明
18.图1展示具有存储器单元的存储器阵列的现有技术存储器装置的框图。
19.图2展示呈3d nand存储器装置形式的图1的现有技术存储器阵列的示意图。
20.图3展示图2的现有技术3d nand存储器装置在x-x'方向上的横截面图。
21.图4为现有技术nand存储器阵列的示意图。
22.图5和6是在用于制造实例存储器装置的实例方法的实例依序处理阶段处展示的集成式组合件的区的示意性横截面侧视图。
23.图6a是图6的组合件的图解截面俯视图。图6的视图是沿着图6a的线b-b，且图6a的视图是沿着图6的线a-a。
24.图7是在图6的处理阶段之后的实例处理阶段处展示的图5的集成式组合件的区的示意性横截面侧视图。
25.图7a是在替代图7的处理阶段的实例处理阶段处展示的图5的集成式组合件的区的示意性横截面侧视图。
26.图8到10是在图7的处理阶段之后的实例依序处理阶段处展示的图5的集成式组合件的区的示意性横截面侧视图。
27.图10a和10b是图10的组合件的图解截面俯视图。图10的视图是沿着图10a和10b的线c-c。图10a和10b的视图是分别沿着图10的线a-a和b-b。
28.图11是在图10的处理阶段之后的实例处理阶段处展示的图5的集成式组合件的区的示意性横截面侧视图。
29.图11a和11b是图11的组合件的图解截面俯视图。图11的视图是沿着图11a和11b的线c-c。图11a和11b的视图是分别沿着图11的线a-a和b-b。
30.图12是在图11的处理阶段之后的实例处理阶段处展示的图5的集成式组合件的区的示意性横截面侧视图。
31.图12a和12b是在替代图12的处理阶段的实例处理阶段处展示的图5的集成式组合件的区的示意性横截面侧视图。
32.图13和14是在图12的处理阶段之后的实例依序处理阶段处展示的图5的集成式组合件的区的示意性横截面侧视图。
33.图14a是图14的组合件的图解截面俯视图。图14的视图是沿着14a的线b-b，且图14a的视图是沿着图14的线a-a。
34.图14b到14d是在替代图14的处理阶段的实例处理阶段处展示的图5的集成式组合件的区的示意性横截面侧视图。
35.图15和16是展示在可在图11的处理阶段之后的实例依序处理阶段处展示的图5的集成式组合件的区的示意性横截面侧视图。
具体实施方式
36.存储器单元的操作可包括电荷在沟道材料与电荷存储材料之间的移动。举例来说，存储器单元的编程可包括使电荷(即，电子)从沟道材料移动到电荷存储材料中，且随后将电荷存储在电荷存储材料内。存储器单元的擦除可包括使空穴移动到电荷存储材料中以与存储在电荷存储材料中的电子重组，且由此使电荷从电荷存储材料释放。电荷存储材料可包括电荷捕集材料(例如，氮化硅、金属纳米点，等)。常规存储器的一个问题可能是，电荷捕集材料延伸跨过存储器阵列的多个存储器单元且这可能导致电荷从一个存储器单元迁移到另一存储器单元。电荷迁移可导致数据保持问题。一些实施例包含在存储器单元之间的区中的电荷捕集材料中具有间断的存储器装置(例如，nand架构)，且此类间断可有利地阻碍电荷在存储器单元之间的迁移。
37.常规存储器单元可能遇到的另一问题是控制栅极可能过窄而无法实现存储器单元的所要快速编程和擦除。一些实施例包含具有相对宽控制栅极的存储器装置，所述控制栅极经定制以提供比常规架构通常可用的更宽的编程/擦除窗口。可与经定制以减小竖直堆叠的路由结构之间的非所要寄生电容的窄路由结构(字线)组合地形成宽控制栅极。参考图5到16描述实例实施例。
38.图5展示在制造存储器单元期间的实例处理阶段处的集成式组合件(集成结构、构造)10的区。
39.组合件10包含交替的第一层级14和第二层级16的竖直堆叠12。第一层级14包括第一材料60，且第二层级16包括第二材料62。第一材料和第二材料可包括任何合适的组合物，且相对于彼此具有不同组合物。在一些实施例中，第一材料60可包括氮化硅、基本上由氮化硅组成或由氮化硅组成；且第二材料62可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。层级14和16可具有任何合适厚度；且可具有彼此相同的厚度，或可具有相对于彼此不同的厚度。在一些实施例中，层级14和16可具有从约10纳米(nm)到约400nm范围内的竖直厚度。在一些实施例中，层级14和16可具有介于从约10nm到约50nm范围内的竖直厚度。在一些实施例中，第一层级14和第二层级16可具有从约15nm到约40nm的范围内、从约15nm到约20nm的范围内等等的竖直厚度。堆叠12内可存在任何合适数目的层级14和16。在一些实施例中，堆叠内可存在多于10个层级，堆叠内可存在多于50个层级，堆叠内可存在多于100个层级等等。
40.堆叠12展示为由源极结构17支撑(形成在其上)。
41.源极结构17可对应于参考图1到4描述的源极结构，且可为线、宽阔区或任何其它合适的配置。源极结构17可包括任何合适的材料，且在一些应用中，可在含金属材料(例如，硅化钨)上方包括导电掺杂半导体材料(例如，导电掺杂硅)。
42.源极结构17可由基底(未展示)支撑。所述底座可包括半导体材料；且可能例如包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底可称作半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，包含但不限于整体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”指代任何支撑结构，包含(但不限于)上文描述的半导体衬底。
43.间隙设置于堆叠12与源极结构17之间。利用间隙以指示其它组件和材料可设置于堆叠12的所说明区与源极结构17之间。此类其它组件和材料可包括额外堆叠层级、源极侧
选择栅极(sgs)等。类似地，在堆叠上方提供间隙以指示堆叠可向上延伸超出堆叠的所说明区，且指示可在堆叠上方提供其它组件和材料(例如，位线、漏极侧选择栅极(sgd)等)。
44.参考图6和6a，开口64经形成以延伸穿过堆叠12。开口64可沿着图6a的俯视图具有任何合适的形状，且可为圆形(如所示)、椭圆形、正方形或其它多边形等。
45.开口64可表示在图6和6a的处理阶段处形成且用于制造存储器阵列(例如，nand阵列)的存储器单元的大量基本上相同的开口。术语“基本上相同”意指在合理的制造和测量公差内相同。
46.开口64具有跨越(沿着)第一层级14与第二层级16延伸的侧壁65。
47.参考图7，第二层级16相对于第一层级14凹入以形成腔体66。第二层级16可凹入任何合适的量，且在一些实施例中，可凹入在约3nm到约30nm范围内的量、在约10nm到约20nm的范围内的量等。
48.第一层级14具有延伸超出凹入的第二层级16的突出末端63。腔体66沿着凹入的第二层级16，且竖直地处于突出末端63之间。
49.第三材料18经形成以围绕突出末端63且在腔体66内延伸。第三材料18使腔体62变窄。第三材料18可包括任何合适的组合物。在一些实施例中，材料18可为绝缘材料(介电材料)，且可对应于高k材料，其中术语“高k”意味着介电常数大于二氧化硅的介电常数(即，大于约3.9)。在一些实施例中，介电材料18可包括alo、hfo、hfsio、zro和zrsio中的一或多者、主要由alo、hfo、hfsio、zro和zrsio中的一或多者构成或由alo、hfo、hfsio、zro和zrsio中的一或多者构成，其中化学式指示主要成分而非具体化学计量。
50.第三材料18可包括任何合适的厚度，且在一些实施例中，厚度可在约2nm到约10nm范围内、在约2nm到约5nm范围内等。
51.第三材料18沿着层级14和16保形地沉积，且可以用任何合适的方法(例如原子层沉积、化学气相沉积等)来沉积。
52.在一些实施例中，介电材料18可被视为配置为跨越堆叠12的层级14和16竖直延伸的条带20。或者，结构20可称为高k介电材料结构。
53.条带20沿着开口64的侧壁迂回。在所展示的实施例中，条带20具有沿着第一层级14的第一部分22，且具有沿着第二层级16的第二部分24。第一部分22在突出部63的横向外侧。第二部分24相对于第一部分22横向偏移，且在一些实施例中，可被认为相对于第一部分22横向缩进堆叠12的材料中。第二部分24可被视为具有邻近第一层级14的第一区26，且具有在第一区之间的第二区28。第二区28相对于第一区26横向缩进，使得条带20沿着第二部分24的最内表面29具有凸形配置。
54.在一些实施例中，条带20的表面29可被视为第一表面，且条带20可被视为具有与第一表面29成相对关系的第二表面31。表面31可被视为在图7的处理阶段处对应于开口64的暴露侧壁。在一些实施例中，条带20可被视为在图7的处理阶段处使开口64变窄且具体来说使腔体66变窄的内衬。
55.图7a展示替代图7的处理阶段的处理阶段，且展示在材料18之前沿着层级14和16形成的任选的保护性材料(保护性内衬材料)68。保护性材料68可充当蚀刻终止剂以在后续处理步骤处移除材料60期间保护材料18。材料68可包括任何合适的组合物；且在一些实施例中，可包括一或多种氧化物(例如，二氧化硅、氧化铝、氧化钽、碳掺杂二氧化硅等)、主要
由所述一或多种氧化物组成或由所述一或多种氧化物组成。在一些实施例中，材料68可称为提供于材料18与堆叠12的层级14和16之间的介入材料。
56.参考图8，第四材料70形成于变窄的腔体66内。第四材料可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。因此，在一些实施例中，第四材料70可包括与第二材料62相同的组合物。在其它实施例中，材料62和70可包括相对于彼此不同的组合物。可形成第四材料70以初始地至少部分地填充开口64且对此些开口的侧壁加衬且延伸到腔体66中，且接着可移除过量材料70，同时将材料70留在腔体66内。留在腔体66内的材料70可或可不在此类腔体内凹入。
57.参考图9，电荷存储材料30(第五材料)相对于第四材料70沿着第三材料18选择性地形成，以由此形成电荷存储材料的邻近第一层级14的突出末端63的区段32。区段32通过介入区(间隙)34彼此竖直间隔开，其中此类介入区与第二层级16对准(即，与第二层级的至少部分竖向共同延伸)。在一些实施例中，间隙34可被认为是在电荷存储材料30的竖直相邻区段之间。
58.电荷存储材料30可包括任何合适的组合物，且在一些实施例中，可包括氮化硅、主要由氮化硅组成或由氮化硅组成。
59.电荷存储材料30可形成为任何合适的横向厚度。在一些实施例中，此类横向厚度可在约5nm到约30nm范围内，在约7nm到约15nm范围内，等。
60.可使用任何合适的方法沿着第三材料18选择性地生长电荷存储材料30。实例方法可利用例如原子层沉积(ald)和化学气相沉积(cvd)中的一者或两者，且可沿着第三材料18的表面利用生长促进剂(加速剂)，和/或可沿着第四材料70的表面利用生长抑制剂(毒物)。
61.参考图10到10b，单元材料(存储器单元材料)36和38形成于开口64内。
62.材料36是栅极介电材料(即，隧穿材料、电荷传递材料)。栅极介电材料36可包括任何合适的组合物。在一些实施例中，栅极介电材料36可包括例如二氧化硅、氮化硅、氮氧化硅、氧化铝、二氧化铪、氧化锆等中的一或多者。栅极介电材料36的能带隙可经工程设计以实现所要的电特性，且因此栅极介电材料可包括两种或更多种不同材料的组合。栅极介电材料36形成于开口64内，且紧邻电荷存储材料30。
63.材料38为沟道材料。沟道材料38形成于开口64内，且紧邻隧穿材料36。
64.沟道材料38包括半导体材料，且可包括任何合适的组合物或组合物组合。举例来说，沟道材料38可包括硅、锗、iii/v半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种；其中术语iii/v半导体材料是指包括选自周期表的第iii和第v族(其中第iii和第v族是旧术语，且目前称为第13和第15族)的元素的半导体材料。在一些实施例中，沟道材料38可包括硅、主要由硅组成或由硅组成。用点画展示沟道材料38以辅助读者识别沟道材料。
65.在所说明的实施例中，绝缘材料40邻近沟道材料38形成，且填充开口64的中心区。绝缘材料40可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。图10到10b的所说明实施例展示被配置为包围绝缘材料40的环圈的沟道材料38。沟道材料的此类配置可被视为包括中空沟道配置，因为绝缘材料40提供于环圈形沟道配置中的“中空”内。在其它实施例(未展示)中，沟道材料可被配置为实心柱配置。
66.在图10的横截面图中，沟道材料38展示为与源极结构17电耦合。可用任何合适配
置来实现此类电耦合。举例来说，在一些实施例中，沟道材料38可直接接触源极结构17。
67.沟道材料38可被视为配置为竖直地延伸穿过堆叠12的沟道材料柱42。所说明的开口64可被视为表示可在图10到10b的处理阶段处形成的大量基本上相同的开口，且所说明的沟道材料柱42可被视为表示可在图10到10b的处理阶段处形成的大量基本上相同的沟道材料柱。举例来说，在一些实施例中，可存在形成于图10到10b的处理阶段处的数百、数千、数十万、数百万、数亿等沟道材料柱。
68.图10到10b的材料18、70、30、36、38和40的横向厚度仅出于说明性目的。在实践中，材料18、70、30、36、38和40的相对横向厚度可不同于所展示的厚度。举例来说，高k介电材料18可比电荷存储材料30薄得多。作为另一实例，隧穿材料36的在电荷存储材料30与沟道材料38之间的区可比电荷存储材料30薄得多。
69.参考图11到11b，缝隙44经形成以延伸穿过堆叠12。所说明的缝隙44可表示在图11到11b的处理阶段处形成的大量基本上相同的缝隙。
70.参考图12，移除第一材料60(图11到11b)，其沿着第一层级14(即，在第二层级16之间)留下空隙(导管)46。空隙46可由任何合适工艺形成。在一些实施例中，此类工艺可利用流动到缝隙44中的蚀刻剂(例如，热磷酸)。
71.一或多种物质50流过缝隙44和导管46，且穿过第三材料18以使电荷存储材料30的部分改性，且将此类部分转化成电荷阻挡材料48。在一些实施例中，物质50包括一或多种氧化剂(例如，h2o2、o3等)，电荷存储材料30包括氮化硅，且电荷阻挡材料48包括硅和氧(例如，二氧化硅)。电荷阻挡材料48除硅和氧之外可包括或可不包括氮，这取决于电荷存储材料30的氮化硅被氧化的完全程度。
72.电荷存储材料30的临近导管46的部分经改性以形成电荷阻挡材料48，而电荷存储材料30的远离导管46的部分保持未经改性。经改性部分的电荷阻挡材料48直接抵靠着未经改性部分的电荷存储材料30。虽然电荷阻挡材料48展示为与电荷存储材料30具有大致相同的横向厚度(在电荷存储材料30中的一些转化为电荷阻挡材料48之后)，但在其它实施例中，转化成电荷阻挡材料48的电荷存储材料30的相对量可改变，以使得电荷阻挡材料48横向厚于或横向薄于电荷存储材料30的其余部分。可针对特定应用定制材料30和材料48的相对厚度。
73.电荷阻挡材料48被配置为区段52，其中此类区段通过介入区(间隙)34彼此竖直间隔开。在图12的所展示实施例中，电荷阻挡材料区段52与电荷存储材料区段32具有大致相同的竖直长度。
74.图12的实施例展示用以形成在材料18处停止的空隙的蚀刻。在一些实施例中，可能难以在材料18处停止此类蚀刻，且因此，可提供图7a的保护性材料68以辅助在穿透材料18之前停止蚀刻。
75.图12a展示其中沿着材料18的条带20的最内表面29提供保护性材料(保护性内衬材料)68以在用以形成导管46的刻蚀期间保护材料18的实施例。随后，物质50穿过材料68和18以形成电荷阻挡材料48。
76.图12b展示替代实施例，其中沿着条带20的最内表面29提供保护性材料68以在用于形成导管46的蚀刻期间保护材料18，但其中导管在利用物质50之前延伸穿过材料20。随后，物质50仅穿过材料18以形成电荷阻挡材料48。图12b的实施例可被视为沿着堆叠12的第
二层级16内的第一表面29(即，沿着条带20的第二部分24)但不在堆叠的第一层级14内(即，不沿着条带20的第一部分22)具有保护性材料(在一些实施例中，含氧化物材料)68。
77.参考图13，空隙46(图12)填充有导电材料72。因此，堆叠12变成交替的导电层级14和绝缘层级16的堆叠。
78.导电层级14的导电材料72可包括单一均质组合物，或可包括两种或更多种不同组合物的层压体。在所说明的实施例中，虚线提供于导电材料72内以指示材料72可包括导电核心材料54和沿着导电核心材料的外周边(外周边表面)的导电内衬材料56。导电内衬材料56可至少部分地包围导电核心材料54的外周边。
79.导电核心材料54可包括任何合适导电组合物，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，导电核心材料54可包括一或多种金属(例如，可包括钨)。
80.导电内衬材料56可包括任何合适组合物，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，导电内衬材料56可包括一或多种金属氮化物(例如，可包括氮化钛、氮化钨等)。
81.导电层级14可被视为nand配置的存储器单元层级(在本文中也称为字线层级)。nand配置包含存储器单元串(即，nand串)，其中串中的存储器单元的数目由竖直堆叠的层级14的数目确定。nand串可包括任何合适数目的存储器单元层级。举例来说，nand串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。指示堆叠12竖直地延伸超出所说明区，以展示可能存在比图13的图中所具体说明的堆叠的层级更多的竖直堆叠层级。
82.在一些实施例中，第三材料18可为介电阻挡层材料。nand存储器单元60可包括介电阻挡层材料18、电荷阻挡材料48、电荷存储材料30、隧穿材料36和沟道材料38。所说明的nand存储器单元60形成竖直延伸的存储器单元串的部分。此类串可表示在nand存储器阵列的制造期间大量基本上相同的nand串(术语“基本上相同”意指等同于在制造和测量的合理公差内)。
83.导电层级14具有接近沟道材料柱42的末端区(近侧区)93，其中此类末端区通过包括材料18、48、30和36的介入区从沟道材料柱横向偏移。导电层级还具有与末端区93相比距沟道材料柱42更远的远侧区95。在一些实施例中，末端区93可被视为对应于存储器单元60的控制栅极区，且远侧区95可被视为对应于将控制栅极电路系统与其它电路系统(例如，驱动器电路系统)耦合的字线区(路由区)。控制栅极区93可包括类似于上文参考图1到4所描述的那些控制栅极的控制栅极，且在一些实施例中，可称为控制栅极。
84.参考图14和14a，面板76形成于缝隙44(图13)内。面板包括面板材料78。面板材料78可包括任何合适的组合物，且在一些实施例中，可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。尽管面板76展示以包括单一均质材料，但在其它实施例中，所述面板可包括两种或更多种不同材料的层压体。
85.面板76可在第一块区106与第二块区108之间划分柱42。柱42中的每一者可被视为与存储器单元(例如，nand存储器单元)60的竖直堆叠相关联。面板76的一侧上的存储器单
元60可被视为在第一块区(存储器块区)106内，且面板76的另一侧上的存储器单元60可被视为在第二块区(存储器块区)108内。块区106和108可类似于上文在本公开的“背景技术”章节中所描述的存储器块(或存储器子块)。
86.在操作中，电荷存储材料30可经配置以将信息存储在存储器单元60中。存储在个别存储器单元中的信息的值(其中术语“值”表示一个位或多个位)可基于存储在存储器单元的电荷存储区中的电荷量(例如电子的数目)。可至少部分地基于施加于相关联栅极93的电压的值和/或基于施加于沟道材料38的电压的值来控制(例如增大或减小)个别电荷存储区内的电荷量。
87.隧穿材料36形成存储器单元60的隧穿区。此类隧穿区可经配置以允许电荷(例如，电子)在电荷存储材料30与沟道材料38之间的所要迁移(例如输送)。隧穿区可经配置(即，工程设计)以实现选定的准则，例如但不限于等效氧化物厚度(eot)。eot在代表性物理厚度方面对隧穿区的电性质(例如电容)进行定量。举例来说，eot可定义为在忽略泄漏电流和可靠性考虑因素的情况下要具有与给定介电体相同的电容密度所需要的理论二氧化硅层的厚度。隧穿材料的能带隙可经工程设计以实现所要隧穿特性。举例来说，材料36可包括ono(其中ono可理解为指代包括sio2/si3n4/sio2的层压体)。
88.电荷阻挡材料48可提供用于阻挡电荷从电荷存储材料30流到相关联栅极93的机构。
89.介电阻挡层材料(高k材料)18可用以抑制电荷载流子从栅极93朝向电荷存储材料30的反向隧穿。在一些实施例中，介电阻挡层材料18可被视为形成存储器单元60内的介电阻挡层区。
90.在一些实施例中，导电层级14可被视为具有接近沟道材料38的末端区(近侧区、第一区、控制栅极区)93，且具有与末端区相比与沟道材料38更远地间隔开的远侧区(第二区、路由区、字线区)95。第一区93具有第一竖直厚度t1，且第二区95具有第二竖直厚度t2(或替代地，厚度t1可被称为第二竖直厚度，且厚度t2可被称为第一竖直厚度)。在图14的所展示实施例中，第一竖直厚度t1不同于第二竖直厚度t2，且具体来说，小于第二竖直厚度。在其它实施例中，第一竖直厚度t1可与第二竖直厚度t2大致相同，或可大于第二竖直厚度。
91.图14b展示类似于图14的实施例的实施例，但在图7a的处理阶段之后。因此，图14b的实施例具有紧邻介电阻挡层材料18的保护性材料(在一些实施例中，含氧化物材料)68。
92.图14c展示类似于图14的实施例的另一实例实施例。然而，尽管图14的实施例具有与电荷阻挡材料区段52的竖直长度大致相同的电荷存储材料区段32，但图14c的实施例具有竖直地长于电荷阻挡材料区段52的电荷存储材料区段32。图14c的实施例可由定制用于在图9的处理阶段处沉积电荷存储材料30的条件，以使此类材料延伸得比图9所示竖直地更长来产生。
93.图14d展示类似于图14的实施例的另一实例实施例。然而，尽管图14的实施例的末端区(第一区、控制栅极区)93的厚度t1小于导电层级14的远侧区(第二区、路由区)95的厚度t2，但图14d的实施例具有基本上彼此相等的厚度t1和t2。这可以通过例如定制高k介电材料18的条带20的横向厚度和总体形状和/或定制层级14的竖直厚度和/或定制层级16的竖直厚度来实现。以下情况可能是有利的：控制栅极区的竖直厚度与电荷存储材料区段32的竖直厚度相比相对较大，以实现对与存储器单元60相关联的读取/写入操作的快速、稳健的
控制。表达对于大竖直长度t1的需要的另一方式是陈述可能需要控制栅极区93具有大的可操作栅极宽度，所述栅极宽度具有跨越电荷存储材料区段32的实质竖直重叠。
94.图15和16描述可使控制栅极区93的竖直厚度t1(可操作栅极宽度)能够制得非常大的处理。图15展示在可在图11的处理阶段之后的处理阶段处的组合件10。与图12的实施例类似地形成导管(空隙)46，但此类导管延伸穿过材料18。因此，物质50可直接抵靠电荷存储材料30流动以形成电荷阻挡材料48，而非流过材料18。导管46穿过材料18的延伸还产生空隙46的加宽区80。
95.参考图16，空隙46(图15)衬有介电阻挡层材料82，且接着导电材料72形成于具有内衬的空隙内。导电材料72可包括任何合适的组合物，且在一些实施例中，可包括上文参考图13所论述的导电核心材料和导电内衬材料。
96.介电阻挡层材料82可为高k介电材料，且可例如包括以下各者中的一或多种、基本上由以下各者中的一或多种组成或由以下各者中的一或多种组成：氧化铝(alo)、氧化铪(hfo)、硅酸铪(hfsio)、氧化锆(zro)和硅酸锆(zrsio)；其中化学式指示主要成分而非具体化学计量。高k介电材料82可形成为任何合适厚度；且在一些实施例中，可形成为在从约1nm到约5nm的范围内的厚度。材料82可或可不包括与条带20的高k材料18相同的组合物。
97.面板76形成于缝隙44(图15)内。
98.图16的组合件10包括类似于图14的控制栅极区和路由区的控制栅极区93和路由区95，但控制栅极区的竖直厚度t1大于路由区的竖直厚度t2。在所展示的实施例中，控制栅极区的竖直最宽部分是从控制栅极区的绝对末端97缩进的。在其它实施例中，
99.图15的处理可经定制以使得控制栅极区的竖直最宽部分与控制栅极区的绝对末端重叠。
100.图16的控制栅极区可被视为具有锤头配置。
101.条带20的部分(高k材料18)在图16的处理阶段处保持在绝缘层级16内可为有利的，因为其可使得能够针对特定应用定制层级16的区的介电特性。
102.本文中所描述的实施例有利地提供可用于定制控制栅极93的栅极长度(即，控制栅极93的竖直厚度t1)的方法。在一些实施例中，此类栅极长度可等于或大于存储器单元60内的存储节点的长度(即，电荷存储材料30的区段32的竖直长度)。此可实现与存储器单元相关联的所要宽编程/擦除窗口。此外，路由区(字线区)95可保持相对较窄(与控制栅极相比)，这可减轻竖直邻近路由区之间的非所要寄生电容。
103.上文所论述的组合件和结构可以在集成电路内使用(术语“集成电路”指由半导体衬底支撑的电子电路)，且可并入到电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可为以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
104.除非另外规定，否则本文中所描述的各种材料、物质、组合物等可由现在已知或尚待开发的任何合适的方法形成，包含例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)等。
105.术语“介电”及“绝缘”可用于描述具有绝缘电学性质的材料。所述术语在本公开中
被视为同义的。术语“介电”在一些情况下和术语“绝缘”(或“电绝缘”)在其它情况下可用于在本公开内提供语言变异以简化以下权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
106.术语“电连接”和“电耦合”均可用于本公开中。所述术语被视为同义。在一些例子中利用一个术语且在其它例子中利用另一术语可能是为了在本公开内提供语言变化以简化所附权利要求书内的前提基础。
107.图中各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所展示定向旋转。本文中所提供的描述和以下权利要求书涉及在各种特征之间具有所描述关系的任何结构，无关于结构是处于图式的特定定向还是相对于此类定向旋转。
108.除非另外规定，否则附图说明的横截面图仅展示横截面的平面内的特征，且不展示横截面的平面后面的材料，以便简化图式。
109.当结构被称作“在另一结构上”、“与另一结构相邻”或“抵靠另一结构”时，所述结构可直接在所述另一结构上或还可能存在中介结构。相反地，当结构被称作“直接在另一结构上”、“与另一结构直接相邻”或“直接抵靠另一结构”时，不存在中介结构。术语“正下方”、“正上方”等不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对准。
110.结构(例如，层、材料等)可被称为“竖直延伸”，以指示结构通常从下伏基底(例如，衬底)朝上延伸。竖直延伸的结构可或可不相对于基底的上表面大体正交延伸。
111.一些实施例包含一种具有交替的绝缘层级与导电层级的堆叠的集成式组合件。沟道材料柱延伸穿过所述堆叠。导电层级具有邻近所述柱且从所述柱横向偏移的末端区。电荷存储材料区段邻近所述堆叠的所述导电层级，且在所述沟道材料与所述末端区之间。竖直相邻的电荷存储材料区段通过与绝缘层级对准的介入区彼此间隔开。隧穿材料在所述电荷存储材料区段与所述沟道材料之间。电荷阻挡材料在所述电荷存储材料区段与所述末端区之间。介电材料条带跨越所述绝缘层级竖直延伸，且相对于所述末端区横向缩进。所述条带具有邻近所述导电层级的第一区，且具有在所述第一区之间的第二区。所述第二区相对于所述第一区横向缩进，使得所述条带的最内表面具有凸形配置。
112.一些实施例包含一种包括交替的绝缘层级与导电层级的堆叠的集成式组合件。沟道材料柱延伸穿过所述堆叠。电荷存储材料区段邻近所述堆叠的导电层级，且在沟道材料与所述导电层级的末端区之间。隧穿材料在所述电荷存储材料区段与所述沟道材料之间。电荷阻挡材料区段直接抵靠所述电荷存储材料区段，且在电荷存储材料区段与末端区之间。高k介电材料结构跨越导电层级和绝缘层级竖直延伸。高k介电材料结构的第一部分沿着导电层级，且高k介电材料结构的第二部分沿着绝缘层级。第二部分相对于末端区横向缩进。第一部分在末端区的横向外侧，且在末端区与电荷阻挡材料之间。
113.一些实施例包含形成集成式组合件的方法。形成交替的第一层级与第二层级的竖直堆叠。第一层级包括第一材料，且第二层级包括第二材料。开口经形成以延伸穿过所述堆叠。所述开口具有跨越第一层级和第二层级延伸的侧壁。所述第二层级沿着所述侧壁相对于所述第一层级凹入。所述第一层级具有延伸超出所述凹入的第二层级的突出末端。腔体沿着凹入的第二层级，且竖直处于突出末端之间。第三材料经形成以围绕突出末端且在腔体内延伸。第三材料使腔体变窄。第四材料形成于变窄的腔体内。相对于所述第四材料沿着
所述第三材料选择性地形成电荷存储材料，以由此形成电荷存储材料的邻近所述第一层级的所述突出末端的区段。在开口内且邻近电荷存储材料形成隧穿材料。在开口内且邻近隧穿材料形成沟道材料。移除第一层级的第一材料以留下空隙。用流动到空隙中的物质使电荷存储材料的第一部分改性，而电荷存储材料的第二部分保持未经改性。所述改性使所述第一部分的电荷存储材料转化成电荷阻挡材料。导电材料形成于空隙内。
114.根据规定，已经就结构和方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。