专利名称：芯片测试模块的制作方法
技术领域：
本实用新型涉及一种测试元件(testing device)与测试模块(testingmodule)，且特别是有关于一种应用柱塞的芯片测试模块。
背景技术：
集成电路芯片(integrated circuit chip，IC chip)的测试在半导体工艺(semiconductor process)的不同阶段都是必要的。每一个IC芯片在晶片(wafer)与封装(package)型态都必须接受测试以确保其电性功能(electricalfunction)。随着芯片功能的加强与复杂化，高速与精确的测试需求也就更加重要。
在晶片型态测试个别芯片，其过程称为晶片探测(wafer sorting)。晶片探测是在芯片与自动测试设备之间建立暂时的电性接触。晶片探测是IC设计与功能的重要测试，以便进行芯片分离与后续封装之前，筛选出良好的IC芯片。
请参考图1，其绘示现有的一种芯片测试模块的侧视剖面示意图。现有芯片测试模块100适于电连接至一芯片C的一受测面TS，现有芯片测试模块100包括一柱塞(plunger)110以及一探针卡(probe card)120。柱塞110包括一本体(body)112，其具有一推顶部(pushing part)112a与一基础部(base part)112b。
探针卡120包括一线路板(circuit board)122与一线路膜(membrane)124。线路板122具有一开口122a，本体112的推顶部112a经过开口122a而贯穿线路板122。线路膜124具有多个相互重叠的线路层(circuit layer)124a与多个凸块(bump)124b，其中这些线路层124a更包括一第一线路层L1，其配置在线路膜124的一第一膜表面124c上，而这些线路层124a更包括一第二线路层L2，其配置在线路膜124的相对于第一膜表面124c的一第二膜表面124d上，且这些凸块124b配置在第二线路层L2的位于线路膜124的一推顶区域PA(pushed area)的局部上，用以接触芯片C的受测面TS。
线路膜124更具有多个导电贯孔124e(仅绘示其一)，用以电连接这些线路层124a。线路膜124更具有一第一介电层124f，其配置在第一膜表面124c上，并覆盖局部的第一线路层L1，用以保护第一线路层L1，且线路膜124更具有一第二介电层124g，其配置在第二膜表面124d上，并覆盖局部的第二线路层L2，用以保护第二线路层L2。
此外，探针卡120更包括至少一电容元件126，其配设在线路膜124的第二膜表面124d上。另外，上述第一线路层L1包括一电源线路或一接地线路。
以下对于使用现有芯片测试模块100对于芯片C进行电性测试的过程作一说明。请参考图1与图2，其中图2绘示图1的芯片测试模块进行电性测试时的侧视剖面示意图。在线路膜124的推顶区域PA受到柱塞110的本体112的推顶部112a(其穿过线路板122的开口122a)所推顶，且线路膜124的相连于推顶区域PA的一压持区域(pressed area)SA夹持于基础部112b及线路板122之间以后，线路膜124、线路板122与柱塞110固定在一起以构成芯片测试模块100。在测试过程中，芯片C与芯片测试模块100之间会有相对位移，通常是芯片C作垂直移动，以使线路膜124的这些凸块124b接触芯片C的受测面TS，因而对芯片C进行电性测试。
然而，对于现有的芯片测试模块而言，线路膜在高密度布线的设计下，第一线路层的连接路径较长，导致其寄生电感(parasitic inductance)值增加。此外，受限于线路膜的布线的制作能力，使得现有的芯片测试模块对于芯片的受测面上的信号接垫(signal pad)所能测试的数目将有所限制。另外，当传输高频信号时，第一线路层的较长的连接路径将增加其插入损耗(insertionloss)，进而降低其传输效率。
实用新型内容本实用新型的目的是提供一种芯片测试模块，以提升其测试信号品质。
为达上述或是其它目的，本实用新型提出一种芯片测试模块，其包括一柱塞及一探针卡。柱塞包括一具有一推顶部及一基础部的本体和一配置于推顶部及基础部的表面的导电层。探针卡包括一线路板及一线路膜。线路板具有一开口，本体的推顶部经过开口而贯穿线路板。线路膜具有一第一线路层、至少一贯穿线路膜的导电贯孔及多个凸块。第一线路层配置在线路膜的一第一膜表面上，且这些凸块配置于相对于第一膜表面的一第二膜表面上且位于线路膜的一推顶区域内，这些凸块的至少一经由导电贯孔而与第一线路层电连接，且第一线路层的位于推顶区域的局部接触且电连接导电层的位于推顶部的局部，而这些凸块的至少一经由导电贯孔而电连接至导电层。
为让本实用新型的上述和其它目的、特征和优点能更明显易懂，下文特举多个实施例，并配合附图，作详细说明如下。
图1绘示现有的一种芯片测试模块的侧视剖面示意图；图2绘示图1的芯片测试模块进行电性测试时的侧视剖面示意图；图3绘示本实用新型第一实施例的一种芯片测试模块的侧视剖面示意图；图4绘示图3的芯片测试模块进行电性测试时的侧视剖面示意图；图5绘示本实用新型第二实施例的一种芯片测试模块的侧视剖面示意图；图6绘示本实用新型第三实施例的一种芯片测试模块的侧视剖面示意图；图7绘示本实用新型第四实施例的一种芯片测试模块的侧视剖面示意图。
附图标记说明100、200、300、400、500芯片测试模块110、210、510柱塞112、212本体112a、212a、312a、512a推顶部112b、212b、512b基础部120、220、320探针卡122、222、522线路板122a、222a开口222b、522b第一板表面522c第二板表面124、224、324、524线路膜
124a、224a线路层124b、224b凸块124c、224c、324c第一膜表面124d、224d第二膜表面124e、224e导电贯孔124f、224f第一介电层124g、224g第二介电层126、226、326、426电容元件212c、312c凹穴214、514导电层C芯片L1第一线路层L2第二线路层PA推顶区域S侧边SA压持区域T顶端TS受侧面具体实施方式
请参考图3，其绘示本实用新型第一实施例的一种芯片测试模块的侧视剖面示意图。第一实施例的芯片测试模块200适于电连接至一芯片C的一受测面TS。芯片测试模块200包括一柱塞210以及一探针卡220。柱塞210包括一本体212与一导电层214。本体212具有一推顶部212a及一基础部212b，而导电层214配置于推顶部212a及基础部212b的表面。
探针卡220包括一线路板222与一线路膜224。线路板222具有一开口222a，本体212的推顶部212a经过开口222a而贯穿线路板222。线路膜224具有多个相互重叠的线路层224a、多个贯穿线路膜224的导电贯孔224e(仅绘示其一)与多个凸块224b，其中这些线路层224a更包括一第一线路层L1，其配置在线路膜224的一第一膜表面224c上，而这些线路层224a更包括一第二线路层L2，其配置在线路膜224的相对于第一膜表面224c的一第二膜表面224d上，且这些凸块224b配置在第二膜表面224d上且位于线路膜224的一推顶区域PA内，用以接触芯片C的受测面TS。此外，这些凸块224b的至少其中之一经由导电贯孔224e而与第一线路层L1电连接。
第一实施例中，线路膜224更具有一第一介电层224f，其配置在第一膜表面224c上，并覆盖局部的第一线路层L1，用以保护第一线路层L1，且线路膜224更具有一第二介电层224g，其配置在第二膜表面224d上，并覆盖局部的第二线路层L2，用以保护第二线路层L2。探针卡220更包括至少一电容元件226(图3绘示4个)，其配设在线路膜224的第一膜表面224c上与第二膜表面224d上且位于推顶区域PA外，而本体212更可具有一凹穴212c，其位于推顶部212a的一侧边S上，用以容纳配设于第一膜表面上的这些电容元件226。此外，在第一实施例中，第一线路层L1包括一电源线路或一接地线路。
以下对于使用第一实施例的芯片测试模块200对于芯片C进行电性测试的过程作一说明。请参考图3与图4，其中图4绘示图3的芯片测试模块进行电性测试时的侧视剖面示意图。在线路膜224的推顶区域PA受到柱塞210的本体212的推顶部212a(其穿过线路板222的开口222a)所推顶，且线路膜224的相连于推顶区域PA的一压持区域SA夹持于基础部212b及线路板222之间以后，线路膜224、线路板222将与柱塞210固定在一起以构成芯片测试模块200。
因此，第一线路层L1的位于推顶区域PA的局部接触且电连接导电层214的位于推顶部212a的局部，而这些凸块224b的至少其中之一经由导电贯孔224e而电连接至导电层214。第一线路层L1的位于压持区域SA的局部接触且电连接导电层214的位于基础部212b的局部，且第二线路层L2的局部接触且电连接线路板222。
在测试过程中，芯片C与芯片测试模块200之间会有相对位移，通常是芯片C作垂直移动，以使线路膜224的这些凸块224b接触芯片C的受测面TS，以对芯片C进行电性测试。当第一线路层L1包括一电源线路或一接地线路时，可藉由同时接触线路板222及第一线路层L1的导电层214来增加回流路径以降低寄生电感。
请参考图5与图6，其分别绘示本实用新型第二实施例与第三实施例的一种芯片测试模块的侧视剖面示意图。第二实施例与第一实施例的不同之处在于，第二实施例的芯片测试模块300的探针卡320所包括的这些电容元件326，其部分可配设在线路膜324的推顶区域PA内的第一膜表面324c上，且本体312更可具有一凹穴312c，其位于推顶部312a的一顶端T上，用以容纳上述位于线路膜324的推顶区域PA内的这些电容元件326。然而，第一实施例的配设这些电容元件226的位置与第二实施例的配设这些电容元件326的位置可搭配组合，其组合方式可见第三实施例的芯片测试模块400所配设的这些电容元件426的位置。
请参考图7，其绘示本实用新型第四实施例的一种芯片测试模块的侧视剖面示意图。第四实施例与第一实施例的不同之处在于，第一实施例的芯片测试模块200的线路膜224是固定在线路板222的第一板表面222b上，然而第四实施例的芯片测试模块500的线路膜524是固定在线路板522的第二板表面522c上，亦即第一线路层(未绘示)的局部接触且电连接至线路板522。此外，柱塞510的邻接于推顶部512a的基础部512b则不透过线路膜524而直接固定在线路板522的第一板表面522b上，且导电层514的位于基础部512b的局部将直接接触且电连接线路板522的第一板表面522b的接垫(未绘示)。
综上所述，本实用新型的柱塞与应用其的芯片测试模块至少具有下列优点(一)由于本实用新型的柱塞的表面上配置有导电层，因此在电性测试芯片时，导电层与线路膜的线路层彼此接触，藉以增加线路膜的线路层的回流路径与缩短其连接路径，进而使得线路膜的线路层的寄生电感值降低、插入损耗降低以及串音干扰减低。
(二)由于本实用新型的柱塞的本体具有可容纳电容元件的凹穴，因此增加电容元件配置于线路膜的位置选择性与数目。
(三)由于线路膜的接地线路可藉由柱塞的导电层提供额外的回流路径，故可增加线路膜的线路布局的设计弹性，以提高对于芯片的信号接垫的测试数量。
虽然本实用新型已以多个实施例揭露如上，然其并非用以限定本实用新型，任何本领域的技术人员，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围以所附的权利要求书所界定者为准。
权利要求1.一种芯片测试模块，其特征在于包括一柱塞，包括一本体，具有一推顶部及一基础部；以及一导电层，配置于该推顶部及该基础部的表面；以及一探针卡，包括一线路板，具有一开口，该本体的该推顶部经过该开口而贯穿该线路板；以及一线路膜，具有一第一线路层、至少一贯穿该线路膜的导电贯孔及多个凸块，其中该第一线路层配置在该线路膜的一第一膜表面上，该些凸块配置于相对于该第一膜表面的一第二膜表面上且位于该线路膜的一推顶区域内，该些凸块的至少一经由该导电贯孔而与该第一线路层电连接，且该第一线路层的位于该推顶区域的局部接触且电连接该导电层的位于该推顶部的局部，而该些凸块的至少一经由该导电贯孔而电连接至该导电层。
2.如权利要求1所述的芯片测试模块，其特征在于，该探针卡更包括至少一电容元件，其配设在该线路膜的该第一膜表面上且位于该推顶区域外，而该本体更具有一凹穴，其位于该推顶部的一侧边上，用以容纳该电容元件。
3.如权利要求1所述的芯片测试模块，其特征在于，该探针卡更包括至少一电容元件，其配设在该线路膜的该第一膜表面上且位于该推顶区域内，而该本体更具有一凹穴，其位于该推顶部的一顶端上，用以容纳该电容元件。
4.如权利要求1所述的芯片测试模块，其特征在于，该探针卡更包括至少一电容元件，其配设在该线路膜的该第二膜表面上。
5.如权利要求1所述的芯片测试模块，其特征在于，该第一线路层的局部接触且电连接至该线路板。
6.如权利要求1所述的芯片测试模块，其特征在于，该线路板的局部接触且电连接该导电层的位于该基础部的局部。
7.如权利要求1所述的芯片测试模块，其特征在于，该第一线路层的局部接触且电连接至该导电层的位于该基础部的局部。
8.如权利要求1所述的芯片测试模块，其特征在于，该线路膜包括一第二线路层，其配置于该线路膜的该第二膜表面上。
9.如权利要求8所述的芯片测试模块，其特征在于，该第二线路层的局部接触且电连接至该线路板。
10.如权利要求8所述的芯片测试模块，其特征在于，该线路膜包括多个线路层，其包括该第一线路层及该第二线路层。
专利摘要一种芯片测试模块。芯片测试模块具有一探针卡，其具有一线路板及一线路膜。线路膜具有一线路层、至少一贯穿线路膜的导电贯孔与多个凸块，线路层配置于线路膜的一第一膜表面上，凸块配置于相对于第一膜表面的一第二膜表面上且位于线路膜的一推顶区域内，凸块的至少一经由导电贯孔而与线路层电连接。芯片测试模块还具有一柱塞，柱塞包括一本体与一导电层。本体具有一推顶部及一基础部。导电层配置于推顶部及基础部的表面上，线路层的位于推顶区域的局部适于接触且电连接导电层的位于推顶部的局部，而凸块的至少一经由导电贯孔而电连接至导电层。
文档编号G01R31/28GK2879196SQ20062000314
公开日2007年3月14日 申请日期2006年2月22日 优先权日2006年2月22日
发明者吴信宽, 徐鑫州 申请人:威盛电子股份有限公司