专利名称：：防漏电检测控制电路的制作方法
技术领域：
：本发明是有关于一种防漏电检测控制电路，尤指一种可检测一集成电路中因工艺瑕疵所产生的漏电现象者。
背景技术：
：数字电路均是一些缓存器(例如，latch(闩锁器)，DFF(D型正反器)等)及复合逻辑的组合，由于工艺或其它的瑕疵会造成电路上的某个节点产生漏电，在正常的运作情形下，由于显现的电流不明显所以并不影响其应用，但电路进入待命模式后，漏电的影响会使得其需使用能源储存装置而縮短使用寿命，更困难的是产生此类瑕疵是随机散布在电路中，当电路进入待命状态时，所有缓存器及复合逻辑的状态是随电路中所有缓存器内存值来决定的，如果缓存器有20个，那组合就会有2048种情形，且每种组合都要进入待命模式才能被检测出发生点，更何况依目前集成电路的复杂度，其缓存器数量绝对远大于20个，故依此状况要检测出是集成电路所造成的瑕疵点，在待命下是否耗电，将是个艰巨且不符合其经济效益的工程。因此，如何研发出一种防漏电检测控制电路，其可可检测一集成电路中因工艺瑕疵所产生的漏电现象，将是本发明所欲积极探讨的处。
发明内容本发明提出一种防漏电检测控制电路，其主要目的为检测一集成电路中因工艺瑕疵所产生的漏电现象。本发明的为一种防漏电检测控制电路，其包括一缓存单元，其具有一频率信号输入端，以接收一频率信号；一重置信号输入端，以接收一重置信号；一信号产生端，以产生一逻辑信号；以及一逻辑栅，其与该缓存单元耦接，其具有一第一信号输入端，以接收该逻辑信号；一第二信号输入端，以接收一控制信号；及一信号输出端，其根据该逻辑信号及该控制信号输出一输出信号；其中，该控制信号控制该逻辑栅，使该输出信号为一固定状态，以检测一集成电路中因工艺瑕疵所产生的漏电现象。藉此解决集成电路在待命时，缓存器所造成的天文数字组合，而仅形成几种固定的组合，杜绝集成电路在待命时所造成的漏电，且能有效的检测出有瑕疵的集成电路。图1为本发明的防漏电检测控制电路较佳具体实施例；图2为本发明的防漏电检测控制电路另一较佳具体实施例；图3为本发明的防漏电检测控制电路另一较佳具体实施例。其中附图标记为l防漏电检测控制电路2缓存单元CK频率信号输入端CLK频率信号D数据信号输入端Dl数据信号QB反向信号产生端QBl反向逻辑信号RB重置信号输入端RESIB重置信号Q信号产生端Ql逻辑信号Il第一信号输入端12第二信号输入端CON控制信号OUT信号输出端0UT1输出信号QB2反向信号产生端QB3反向逻辑信号HALTB待命信号DO数据信号GQO输出信号GQ1输出信号Q-00终端输出Q-01终端输出Q-02终端输出Q-03终端输出具体实施例方式图1为本发明的防漏电检测控制电路较佳具体实施例，请参考图l，本发明的用于防漏电检测控制电路1，包含有一缓存单元2，其具有一频率信号输入端CK，以接收一频率信号CLK，其中该缓存单元2为一闩锁器、一D型正反器或一T型正反器，而本较佳具体实施例是以D型正反器做为说明，其中该D型正反器包含一数据信号输入端D，以接收一数据信号Dl且该D型正反器包含一反向信号产生端QB，以产生一反向逻辑信号QB1;—重置信号输入端RB，以接收一重置信号RESIB;—信号产生端Q，以产生一逻辑信号Ql;以及一逻辑栅3，其与该缓存单元2耦接，其具有一第一信号输入端II，以接收该逻辑信号Ql;—第二信号输入端12，以接收一控制信号C0N，其中该控制信号CON为一待命信号或一测试信号；及一信号输出端OUT，其根据该逻辑信号Ql及该控制信号CON输出一输出信号OUTl;其中，该控制信号CON控制该逻辑栅3，使该输出信号0UT1为一固定状态(例如，状态0或状态1)，以检测一集成电路中因工艺瑕疵所产生的漏电现象。4图2为本发明的防漏电检测控制电路另一较佳具体实施例，请参考图2，其说明利用两组防漏电检测控制电路结合所形成的情形，而本较佳具体实施例是以T型正反器做为说明，该T型正反器包含一反向信号产生端QB2，以产生一反向逻辑信号QB3。故依上述的具体实施例的说明，熟知此领域的技术人员应可轻易了解只要将集成电路中的所有缓存器(例如闩锁器，D型正反器，T型正反器等)，都使用本发明的防漏电检测控制电路，当集成电路进入待命模式时，由于所有的缓存器内容都会被锁成一固定的值，如此后续的复合逻辑的时态也将会固定成一种组合，如此因工艺瑕疵所发生的漏电现象，在此种组合也会被检测出，而若发生在不同的缓存器状态组合，由于缓存器的输出被待命信号所锁住，因此也不会造成漏电问题。至于工艺瑕疵如发生在缓存器本身的话，由于缓存器本身是可控制的，所以只要使每个缓存器维持O，测一次待命电流，使之维持在l，再测一次待命电流，则就很容易检测出瑕疵。图1及图2的控制信号C0N除了是以待命信号来控制，有时也必需以测试信号来控制，因有些情况下并不是所有的缓存器或计数器是受待命信号控制的(例如输入/输出接口，实时频率计数器等)，所以在待命状态下，这类的缓存器仍然会形成出无数组合，但由于依照同样情形下，在适当的测试模式下，配合待命模式，也会将电路组合锁住到固定组合，而由测试制具上检知其是否有漏电问题。图3为本发明的防漏电检测控制电路另一较佳具体实施例，请参考图3，其说明利用两组防漏电检测控制电路结合应用于更为实际电路上的逻辑输出情形，在本较佳具体实施中当待命信号HALTB=1时，数据信号DO及Dl所产生的组合方式如下表所列数据信号D0，Dl输出信号GQ0，GQ1终端输出Q_00，Q_01，Q_10，Q_ll0000l，O，O，O01010，l，O，O10100，0，l，O1111O，O，O，O当待命信号HALTB=0(待命模式发生)时，数据信号DO及Dl所产生的组合方式如下表所列<table>tableseeoriginaldocumentpage5</column></row><table><table>tableseeoriginaldocumentpage6</column></row><table>因此由上述可知就算是在待命模式下发出漏电的状况，在终端输出仍不会对集成电路造成耗电，所以能将一个天文数量的组合縮小至一个可测的范围，如此便可在成本的许可下，检测出集成电路的漏电不良品。由以上所述可以清楚地明了，本发明提供的防漏电检测控制电路可解决集成电路在待命时，缓存器所造成的天文数字组合，縮小范围至几种固定的组合，杜绝集成电路在待命时所造成的漏电，且能有效的检测出有瑕疵的集成电路。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。权利要求一种防漏电检测控制电路，其特征在于，包含有一缓存单元，其具有一频率信号输入端，以接收一频率信号；一重置信号输入端，以接收一重置信号；一信号产生端，以产生一逻辑信号；以及一逻辑栅，其与该缓存单元耦接，其具有一第一信号输入端，以接收该逻辑信号；一第二信号输入端，以接收一控制信号；及一信号输出端，其根据该逻辑信号及该控制信号输出一输出信号；其中，该控制信号控制该逻辑栅，使该输出信号为一固定状态，以检测一集成电路中因工艺瑕疵所产生的漏电现象。2.如权利要求1所述的防漏电检测控制电路，其特征在于，该缓存单元为一闩锁器、一D型正反器或一T型正反器。3.如权利要求2所述的防漏电检测控制电路，其特征在于，该D型正反器包含一数据信号输入端，以接收一数据信号。4.如权利要求2所述的防漏电检测控制电路，其特征在于，该D型正反器包含一反向信号产生端，以产生一反向逻辑信号。5.如权利要求1所述的防漏电检测控制电路，其特征在于，该控制信号为一待命信号或一测试信号。6.如权利要求2所述的防漏电检测控制电路，其特征在于，该T型正反器包含一反向信号产生端，以产生一反向逻辑信号。全文摘要本发明公开了一种防漏电检测控制电路，其包括一缓存单元，其具有一频率信号输入端，以接收一频率信号；一重置信号输入端，以接收一重置信号；一信号产生端，以产生一逻辑信号；以及一逻辑栅，其与该缓存单元耦接，其具有一第一信号输入端，以接收该逻辑信号；一第二信号输入端，以接收一控制信号；及一信号输出端，其根据该逻辑信号及该控制信号输出一输出信号；其中，该控制信号控制该逻辑栅，使该输出信号为一固定状态，以检测一集成电路中因工艺瑕疵所产生的漏电现象。文档编号G01R31/02GK101738561SQ20081017024公开日2010年6月16日申请日期2008年10月14日优先权日2008年10月14日发明者吴佳轩,林春安申请人:盛群半导体股份有限公司