芯片内部电压的监测电路及系统的制作方法
【专利摘要】一种芯片内部电压的监测电路及系统，所述监测电路包括选择单元、电压输出单元和公共焊盘，其中，所述选择单元适于选择所述芯片内部的正电压或负电压输出至所述电压输出单元；所述电压输出单元适于将所述选择单元输出的电压输出至所述公共焊盘，并阻止所述公共焊盘上的电压输入所述芯片的内部。本发明技术方案提供的芯片内部的电压监测电路及系统，监测芯片内部的正电压和负电压时使用同一个焊盘，通过焊盘复用，节省了芯片的焊盘。
【专利说明】芯片内部电压的监测电路及系统
【技术领域】
[0001]本发明涉及集成电路【技术领域】，特别涉及一种芯片内部电压的监测电路及系统。【背景技术】
[0002]随着半导体技术的迅速发展，IC体积越来越小、功能越来越强，为了降低芯片封装所占的面积与改善IC效能，采用覆晶(Flip-Chip)技术的封装方式普遍被应用于绘图芯片、芯片组、存储器及CPU等。由于采用覆晶技术的封装方式单价高昂，因此在集成电路封装之前，针对晶圆以探针进行功能测试，选出不合格产品再进行后续的封装工程，可以避免不良产品继续加工所造成浪费。
[0003]图1是封装前的芯片结构示意图。参考图1，在芯片11的四周设置有若干焊盘12，所述焊盘12连接所述芯片11内部的线路。对所述芯片11进行功能测试时，将探针卡(Probe Card)上的探针与所述焊盘12接触，测试机台可通过探针卡施加测试信号至所述焊盘12连接的线路，也能通过探针卡接收所述焊盘12连接的线路上的电信号。
[0004]对所述芯片11进行功能测试时，通常需要监测所述芯片11内部的正电压和负电压，即监测所述芯片11内部线路上的电压。图2是现有的一种芯片内部电压的监测电路的结构示意图。参考图2，所述芯片内部电压的监测电路包括选择单元21、第一焊盘22和第二焊盘23，其中，所述选择单元21与所述芯片11内部的线路连接，选择所述芯片11内部线路上的正电压Vpos和/或负电压Vneg输出；所述第一焊盘22适于接收所述选择单元21输出的正电压Vpos ;所述第二焊盘23适于接收所述选择单元21输出的负电压Vneg。
[0005]监测所述芯片11内部的正电压Vpos和负电压Vneg时,测试机台通过分别读取与所述第一焊盘22和第二焊盘23连接的测试通道的电压值，即能获取所述正电压Vpos和负电压Vneg的电压值。
[0006]然而，设置在所述芯片11四周的焊盘12的数量十分有限，因此，减少监测所述芯片11内部电压时所需的焊盘是很有必要的。
【发明内容】
[0007]本发明解决的问题是:如何减少监测芯片内部电压时所需的焊盘。
[0008]为解决上述问题，本发明提供一种芯片内部电压的监测电路，包括选择单元、电压输出单元和公共焊盘，其中，所述选择单元适于选择所述芯片内部的正电压或负电压输出至所述电压输出单元；所述电压输出单元适于将所述选择单元输出的电压输出至所述公共焊盘，并阻止所述公共焊盘上的电压输入所述芯片的内部。
[0009]可选的，所述芯片包括至少两个正电压和至少两个负电压，所述选择单元包括第一选择单元和第二选择单元；
[0010]所述第一选择单元适于选择所述至少两个负电压中的一个负电压输出至所述电压输出单兀；
[0011]所述第二选择单元适于在所述第一选择单元未输出负电压至所述电压输出单元时选择所述至少两个正电压中的一个正电压输出至所述电压输出单元。
[0012]可选的，所述电压输出单元包括第一 MOS管和第二 MOS管；
[0013]所述第一 MOS管的栅极接地，所述第一 MOS管的第一电极与衬底相连并适于接收所述第一选择单元输出的负电压，所述第一 MOS管的第二电极连接所述公共焊盘；
[0014]所述第二 MOS管的栅极接地，所述第二 MOS管的第一电极与衬底相连并适于接收所述第二选择单元输出的正电压，所述第一 MOS管的第二电极连接所述公共焊盘。
[0015]可选的，所述第一 MOS管为NMOS管，所述第一 MOS管的第一电极为NMOS管的源极，所述第一 MOS管的第二电极为NMOS管的漏极；
[0016]所述第二 MOS管为PMOS管；所述第二 MOS管的第一电极为PMOS管的源极，所述第一 MOS管的第二电极为PMOS管的漏极。
[0017]可选的，所述第一 MOS管为深N阱NMOS管。
[0018]可选的，所述第一 MOS管的深N阱适于接收所述芯片的电源电压。
[0019]可选的，所述芯片内部的正电压或负电压为所述芯片内部线路上的电压。
[0020]基于上述芯片内部电压的监测电路，本发明技术方案还提供一种芯片内部电压的监测系统，包括上述芯片内部电压的监测电路以及电压检测单元，所述电压检测单元适于读取所述公共焊盘上的电压。
[0021]与现有技术相比，本发明的技术方案具有以下优点:
[0022]监测芯片内部的正电压时，由选择单元选择所述正电压输出至电压输出单元，所述电压输出单元将所述正电压输出至公共焊盘，并隔离所述公共焊盘与芯片内部传输负电压的线路，防止所述公共焊盘上的正电压输入芯片内部传输负电压的线路，造成电路工作异常。
[0023]相应地，监测芯片内部的负电压时，由所述选择单元选择所述负电压输出至所述电压输出单元，所述电压输出单元将所述负电压输出至所述公共焊盘，并隔离所述公共焊盘与芯片内部传输正电压的线路，防止所述公共焊盘上的负电压输入芯片内部传输正电压的线路。
[0024]由于所述选择单元每次仅选择一个电压输出，通过所述电压输出单元的传输电压和隔离电压的功能，监测芯片内部的正电压和负电压时，均使用所述公共焊盘接收所述选择电路输出的电压，节省了焊盘。
【专利附图】
【附图说明】
[0025]图1是封装前的芯片结构示意图；
[0026]图2是现有的一种芯片内部电压的监测电路的结构示意图；
[0027]图3是本发明实施方式的芯片内部电压的监测电路的结构示意图；
[0028]图4是本发明实施例的芯片内部电压的监测电路的结构示意图；
[0029]图5是本发明实施方式的芯片内部电压的监测系统的结构示意图。
【具体实施方式】
[0030]正如【背景技术】中所描述的，在芯片封装前的功能测试中，需要对芯片内部的正电压和负电压进行监测。参考图2所示的芯片内部电压的监测电路的结构示意图，为了在监测正电压Vpos时将所述监测电路输出的正电压Vpos与芯片内部传输负电压Vneg的线路隔离，在监测所述负电压Vneg时将所述监测电路输出的负电压Vneg与芯片内部传输正电压Vpos的线路隔离，现有技术中采用两个焊盘分别接收所述选择单元21输出的正电压Vpos和负电压Vneg,即采用第一焊盘22接收所述正电压Vpos,采用第二焊盘23接收所述负电压Vneg。
[0031]然而，受芯片面积的限制，设置在芯片四周的焊盘的数量十分有限，减少监测芯片内部电压时所需的焊盘是很有必要的。
[0032]对现有技术中的芯片内部电压的监测电路进行分析，所述选择单元21通常为MOS管构成的选择电路，改变MOS管栅极接收的控制信号，可以控制所述选择单元21同时输出所述正电压Vpos和负电压Vneg，即同时对芯片内部的正电压和负电压进行监测，也可以控制所述选择单元21在输出所述正电压Vpos时禁止输出所述负电压Vneg，在输出所述负电压Vneg时禁止输出所述正电压Vpos，即每次仅监测芯片内部的正电压或负电压。
[0033]当仅监测芯片内部的正电压时，所述第二焊盘23处于空闲状态；当仅监测芯片内部的负电压时，所述第一焊盘22处于空闲状态。采用每次仅监测正电压或负电压的监测方式，实际只需要一个焊盘接收所述选择单元21输出的电压。
[0034]基于以上分析，本发明技术方案提供了一种芯片内部电压的监测电路。图3是本发明实施方式的芯片内部电压的监测电路的结构示意图，参考图3，所述监测电路包括选择单元31、电压输出单元32和公共焊盘33。
[0035]所述选择单元31适于选择所述芯片内部的正电压Vpos或负电压Vneg输出至所述电压输出单元32。所述芯片可以为任意的集成电路，例如存储器、模数转换器、锁相环系统等，所述正电压Vpos和负电压Vneg为芯片内部任意线路上的电压。以所述芯片为存储器为例，所述正电压Vpos可以为存储单元连接的字线上的电压，所述负电压Vneg可以为存储器中的电荷泵的输出线上的电压。
[0036]若所述字线和电荷泵的输出线上的电压是对所述存储器进行功能测试时需要监测的电压，在制作所述存储器时，将所述字线和电荷泵的输出线均与所述选择单元31的输入端连接，即在对所述存储器进行功能测试时，所述字线和电荷泵的输出线上的电压为所述选择单元31的输入电压。
[0037]所述选择单元31可以采用现有的选择电路实现，例如，由开关MOS管构成的选择电路，改变所述开关MOS管的栅极的控制信号，可以选择所述正电压Vpos或负电压Vneg输出。
[0038]所述电压输出单元32适于将所述选择单元31输出的电压输出至所述公共焊盘33，并阻止所述公共焊盘33上的电压输入所述芯片的内部。
[0039]具体地，所述电压输出单元32在接收所述选择单元31输出的正电压Vpos时，将所述正电压Vpos输出至公共焊盘33，并隔离所述公共焊盘33与所述芯片内部传输负电压Vneg的线路，防止所述公共焊盘33上的正电压Vpos输入芯片内部传输负电压Vneg的线路；
[0040]所述电压输出单元32在接收所述选择单元31输出的负电压Vneg时，将所述负电压Vneg输出至公共焊盘33，并隔离所述公共焊盘33与所述芯片内部传输正电压Vpos的线路，防止所述公共焊盘33上的负电压Vneg输入芯片内部传输正电压Vpos的线路。[0041]本发明技术方案提供的芯片内部电压的监测电路，通过所述电压输出单元32传输所述选择单元31输出的电压，并阻止所述公共焊盘33上的电压输入所述芯片的内部，在监测所述芯片内部电压时，实现了焊盘复用，即所述选择单元31输出的正电压Vpos和负电压Vneg均由所述公共焊盘33接收，节省了芯片的焊盘。
[0042]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0043]对芯片进行功能测试时，通常需要对所述芯片内部的多个正电压和多个负电压进行监测，在以下的实施例中，以对至少两个正电压和至少两个负电压的监测为例进行说明。
[0044]图4是本发明实施例的芯片内部电压的监测电路的结构示意图。参考图4，所述监测电路包括电压输出单元43、公共焊盘44以及选择单元，所述选择单元包括第一选择单元41和第二选择单元42。
[0045]所述第一选择单元41适于在所述第二选择单元42未输出正电压Vpos至所述电压输出单元43时，选择所述至少两个负电压中的一个负电压Vneg输出至所述电压输出单元43。
[0046]所述第二选择单元42适于在所述第一选择单元41未输出负电压Vneg至所述电压输出单元43时,选择所述至少两个正电压中的一个正电压Vpos输出至所述电压输出单元43。
[0047]所述第一选择单元41和所述第二选择单元42可以为多个开关MOS管构成的选择电路，改变开关MOS管栅极接收的控制信号，所述第一选择单元41可以从所述至少两个负电压中选择一个负电压Vneg输出，所述第二选择单元42可以从所述至少两个正电压中选择一个正电压Vpos输出。
[0048]继续参考图4，所述电压输出单元43包括第一 MOS管M41和第二 MOS管M42。
[0049]所述第一 MOS管M41的栅极接地，所述第一 MOS管M41的第一电极与衬底相连并适于接收所述第一选择单元41输出的负电压Vneg，所述第一 MOS管M41的第二电极连接所述公共焊盘44。
[0050]所述第二 MOS管M42的栅极接地，所述第二 MOS管M42的第一电极与衬底相连并适于接收所述第二选择单元42输出的正电压Vpos，所述第一 MOS管M42的第二电极连接所述公共焊盘44。
[0051]在本实施例中，所述第一 MOS管M41为NMOS管，所述第一 MOS管M41的第一电极为NMOS管的源极，所述第一 MOS管M41的第二电极为NMOS管的漏极；所述第二 MOS管M42为PMOS管，所述第二 MOS管M42的第一电极为PMOS管的源极，所述第一 MOS管M42的第二电极为PMOS管的漏极。
[0052]由于所述第一 MOS管M41和所述第二 MOS管M42制作在同一 P型晶圆上,制作所述第一 MOS管M41和所述第二 MOS管M42时，采用CMOS双阱工艺，将所述第一 MOS管M41做在P型阱里面。
[0053]并且，所述第一 MOS管M41的源极和衬底连接后适于接收所述负电压Vneg，为了实现衬底隔离，所述第一 MOS管M41为深N阱NMOS管，即所述第一 MOS管制作在深N阱中。具体地，在P型晶圆上形成深N阱，然后在所述深N阱里再形成P阱，最后在所述P阱里形成所述第一 MOS管M41。所述第一 MOS管M41的深N阱适于接收所述芯片的电源电压Vdd，通过深N阱接高电位实现衬底与P型晶圆之间的隔离，如此所述第一 MOS管M41的衬底(SP深N阱里的P阱)就可以自由接电位了。
[0054]下面对本实施例的芯片内部电压的监测电路的工作原理进行说明。
[0055]对所述芯片进行功能测试时，将所述芯片所在的晶圆放置于测试机台上，测试机台通过探针卡对所述芯片施加测试信号，所述测试信号包括控制所述第一选择单元41输出所述负电压Vneg的控制信号和控制所述第二选择单元42输出所述正电压Vpos的控制信号。
[0056]当监测所述芯片内部的正电压时，测试机台施加的测试信号控制所述第二选择单元42从所述至少两个正电压中选择一个正电压Vpos输出至所述第二MOS管M42的源极，所述第二 MOS管M42的源极电压为所述正电压Vpos，栅极电压为地电压，因此，所述第二 MOS管M42导通，将所述正电压Vpos输出至所述公共焊盘44。
[0057]在监测所述正电压Vpos时，测试机台施加的测试信号禁止所述第一选择单元41输出电压，所述第一 MOS管M41的源极浮空，因此，所述第一 MOS管M41截止，将所述公共焊盘44与所述第一选择单元41隔离，防止所述公共焊盘44上的正电压Vpos通过所述第一选择单元41输入所述芯片内部传输负电压的线路。
[0058]相应地，当监测所述芯片内部的负电压时，测试机台施加的测试信号控制所述第一选择单元41从所述至少两个负电压中选择一个负电压Vneg输出至所述第一 MOS管M41的源极，所述第一 MOS管M41的源极电压为所述负电压Vneg，栅极电压为地电压，因此，所述第一 MOS管M41导通，将所述负电压Vneg输出至所述公共焊盘44。
[0059]在监测所述负电压Vneg时，测试机台施加的测试信号禁止所述第二选择单元42输出电压，所述第二 MOS管M42的源极浮空，因此，所述第二 MOS管M42截止，将所述公共焊盘44与所述第二选择单元42隔离，防止所述公共焊盘44上的负电压Vneg通过所述第二选择单元42输入所述芯片内部传输正电压的线路。
[0060]基于上述芯片内部电压的监测电路，本发明技术方案还提供一种芯片内部电压的监测系统，图5是本发明实施方式的芯片内部电压的监测系统的结构示意图。参考图5，所述监测系统包括芯片内部电压的监测电路，所述监测电路包括选择单元51、电压输出单元52以及公共焊盘53，所述监测系统还包括电压检测单元54。
[0061 ] 所述选择单元51、电压输出单元52和公共焊盘53可参考上述实施例的描述，所述电压检测单元54可以为测试机台。监测所述芯片内部的电压时，测试机台通过读取与所述公共焊盘53连接的测试通道的电压值，即能获取所述芯片内部的电压值。
[0062]在其他实施例中，所述电压检测单元54还可以为电源监控单元(PMU，PowerMonitor Unit)，所述电源监控单元可直接读取所述公共焊盘53上的电压，本发明对此不作限定。
[0063]综上所述，本发明技术方案提供的芯片内部的电压监测电路及系统，监测芯片内部的正电压和负电压时使用同一个焊盘，通过焊盘复用，节省了芯片的焊盘。
[0064]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种芯片内部电压的监测电路，其特征在于，包括选择单元、电压输出单元和公共焊盘,其中， 所述选择单元适于选择所述芯片内部的正电压或负电压输出至所述电压输出单元； 所述电压输出单元适于将所述选择单元输出的电压输出至所述公共焊盘，并阻止所述公共焊盘上的电压输入所述芯片的内部。
2.根据权利要求1所述的芯片内部电压的监测电路，其特征在于，所述芯片包括至少两个正电压和至少两个负电压，所述选择单元包括第一选择单元和第二选择单元； 所述第一选择单元适于选择所述至少两个负电压中的一个负电压输出至所述电压输出单元； 所述第二选择单元适于在所述第一选择单元未输出负电压至所述电压输出单元时选择所述至少两个正电压中的一个正电压输出至所述电压输出单元。
3.根据权利要求2所述的芯片内部电压的监测电路，其特征在于，所述电压输出单元包括第一 MOS管和第二 MOS管； 所述第一 MOS管的栅极接地，所述第一 MOS管的第一电极与衬底相连并适于接收所述第一选择单元输出的负电压，所述第一 MOS管的第二电极连接所述公共焊盘； 所述第二 MOS管的栅极接地，所述第二 MOS管的第一电极与衬底相连并适于接收所述第二选择单元输出的正电压，所述第一 MOS管的第二电极连接所述公共焊盘。
4.根据权利要求3所述的芯片内部电压的监测电路，其特征在于，所述第一MOS管为NMOS管，所述第一 MOS管的第一电极为NMOS管的源极，所述第一 MOS管的第二电极为NMOS管的漏极； 所述第二 MOS管为PMOS管；所述第二 MOS管的第一电极为PMOS管的源极,所述第一MOS管的第二电极为PMOS管的漏极。
5.根据权利要求4所述的芯片内部电压的监测电路，其特征在于，所述第一MOS管为深N阱NMOS管。
6.根据权利要求5所述的芯片内部电压的监测电路，其特征在于，所述第一MOS管的深N阱适于接收所述芯片的电源电压。
7.根据权利要求1所述的芯片内部电压的监测电路，其特征在于，所述芯片内部的正电压或负电压为所述芯片内部线路上的电压。
8.一种芯片内部电压的监测系统，其特征在于，包括: 权利要求1-7任一项权利要求所述的芯片内部电压的监测电路； 电压检测单元，适于读取所述公共焊盘上的电压。
【文档编号】G01R19/00GK103713182SQ201410005707
【公开日】2014年4月9日 申请日期:2014年1月7日 优先权日:2014年1月7日
【发明者】胡剑, 杨光军 申请人:上海华虹宏力半导体制造有限公司