技术总结
本公开涉及在运行时间期间支持逻辑自测试模式引入的扫描链电路。具体地，一种用于测试组合逻辑电路的扫描链包括连接至组合逻辑电路的触发器的第一扫描链路径以用于在组合逻辑电路的运行时间期间的功能模式操作。触发器的第二扫描链路径也连接至组合逻辑电路并且支持移位模式和捕捉模式二者。当第一扫描链路径连接至组合逻辑电路以用于功能模式操作时，第二扫描链路径在移位模式下操作。第二扫描链然后在运行时间中断时连接至组合逻辑电路，并且在捕捉模式下操作以向组合逻辑电路施加测试数据。
技术研发人员：B·费尔
受保护的技术使用者：意法半导体（格勒诺布尔2）公司
文档号码：201621031490
技术研发日：2016.08.31
技术公布日：2017.04.26