一种采用尖顶成形算法的数字脉冲幅度分析器的制作方法

本发明涉及信号处理领域，尤其涉及一种采用尖顶成形算法的数字脉冲幅度分析器。

背景技术：

滤波成形是核能谱测量系统中核信号处理的重要方法，对核信号进行适当的滤波成形，可以减小电子学噪声、脉冲堆积和弹道亏损等对能量分辨率的影响。

尖顶合成是一种用于核脉冲信号滤波成形的重要方法。核脉冲信号的最优滤波成形理论可知，理想的无限宽尖顶脉冲具有最佳的信噪比，但其需要对无限长时间宽度的信号进行运算，因此硬件无法实现。针对这种情况，有限宽度的数字尖顶成形则能够获得接近理想的成型滤波效果，且能够硬件实现，其相对于数字梯形成形算法，具有更优异的滤波降噪效果。只需要较低规模的硬件逻辑单元，可有效代替复杂的模拟滤波成形电路和传统的数字梯形(三角形)成形算法，改善系统的脉冲通过率和能量分辨率。

脉冲幅度分析器是能谱分析仪测量的关键部件。核辐射探测器输出的脉冲幅度与核辐射单个射线能量成正比，脉冲幅度分析器通过测量不同脉冲幅度的计数得到脉冲幅度谱(即能谱)。

信号波形的数字化，是指利用ADC将时间连续、幅度连续的模拟信号进行时间采样和幅度量化，得到时间离散、幅度离散的数字信号。

目前国内暂无该的相关产品及实现技术，国外有相关文献通过卷积的方式实现有限的尖顶成形，此方法需要大量的乘法运算，占用过多的数据存储单元。

目前，模拟电路滤波成形系统的缺点：

传统的模拟电路成形主要通过有源滤波器等模拟电路进行滤波成形，然后再通过峰值保持电路捕获脉冲电压的最大值，如图1所示，得到的峰值电平由低速高精度模数转换器(ADC)进行数字化后得到对应的能谱道址。此处理过程死时间较大，不利于系统能量分辨率的提高。模拟滤波成形电路在工作稳定性、测量一致性和后期维护等方面存在诸多问题。并且模拟多道的线性度差，调节参数需要更改电路参数，受温度影响道址会出现漂移现象。传统的模拟成形实现方法：

传统数字成形系统的缺点：

例如数字高斯、数字梯形(三角形)等滤波成形算法，不具有最优的滤波效果，提高脉冲信噪比能力有限。

采用卷积方式实现的尖顶成形的缺点：

需要大量的乘法运算，和数据存储单元，不利于算法的实时实现。

上述三种情况使现有的脉冲幅度分析器所获得的能谱无法达到优异效果，则需要设计能量分辨率更高，稳定性更好的数字脉冲幅度分析器。

技术实现要素：

本发明所要解决的技术问题是提供一种采用尖顶成形算法的数字脉冲幅度分析器，该数字脉冲幅度分析器能量分辨率更高，稳定性更好，使获得的能谱达到优异效果。

本发明解决上述技术问题的技术方案如下：

一种采用尖顶成形算法的数字脉冲幅度分析器，包括依次连接的探测器、前置放大器、ADC、FPGA数字成形器以及微处理器；

所述探测器，用于输出核脉冲信号到前置放大器；

所述前置放大器，用于对探测器输出的核脉冲信号进行放大和调理，并将放大和调理后的信号输出到ADC；

所述ADC，用于对放大信号进行高速采样，输出数字脉冲序列信号到FPGA数字成形器；

所述FPGA数字成形器，采用递推差分方程形式的尖顶成形算法,用于对数字脉冲序列信号进行并行处理，实时输出滤波成形信号到微处理器；

所述微处理器，用于对FPGA输出的滤波成形信号进行处理。

本发明的有益效果是：本发明的FPGA数字成形器采用尖顶成形算法，提高了脉冲幅度分析器的稳定性、运算速度和能谱分辨率，降低了硬件成本，提高了系统的稳定性和灵活性；同时，采用ADC将模拟量转换为数字量，利用数字化的能谱测量方法，其滤波成形部分全部由数学算法实现，这种数字化的处理方式，降低了电路噪声的影响，相比于传统的模拟成形，具有分辨率高、成形线性度好、受温度影响小和调节参数方便的优点。

在上述技术方案的基础上，本发明还可以做如下改进：

进一步，所述FPGA数字成形器包括依次连接的反褶积器、延时器、反转器、加法器和积分器。

进一步，所述尖顶成形算法实现步骤为：

(1)将核脉冲信号通过离散化的反褶积去掉拖尾，得到电流冲激脉冲信号；

(2)对电流冲激脉冲信号进行延时、反转以及加法运算得到脉冲序列；

(3)对脉冲序列进行积分得到一个对称T形信号序列；

(4)对所述对称T信号序列进行积分得到双极性锯齿信号序列；

(5)对双极性锯齿信号序列进行积分得到尖顶信号序列。

采用上述进一步方案的有益效果是：本发明采用递推差分方法形式的尖顶成形算法，只需要简单的加减法运算以及少量的乘法运算，就可以实时运算得出结果，有利于减少乘法运算和数据存储量，显著提高运算速度及滤波效果。

进一步，所述尖顶成形算法包括有限尖顶成形算法，所述有限尖顶成形算法是将尖顶的单点展宽为多点。

采用上述进一步方案的有益效果是：尖顶成形算法通过引入平顶，使得只有一个幅值最大点变为多个相等的点，使平顶的宽度大于最大电荷收集时间，能有效的克服弹道亏损带来的幅度损失，从而更加准确地计算得到原始脉冲的幅度。

附图说明

图1为本发明的数字脉冲幅度分析器原理框图；

图2为本发明的尖顶成形卷积方式实现原理；

图3为本发明的尖顶成形差分方程迭代原理；

图4为本发明的实测脉冲信号的尖顶成形滤波效果。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

如图1所示，一种采用尖顶成形算法的数字脉冲幅度分析器，包括依次连接的探测器、前置放大器、ADC、FPGA数字成形器以及微处理器；探测器输出核脉冲信号到前置放大器；前置放大器对探测器输出的核脉冲信号进行放大和调理，并将放大和调理后的信号输出到ADC；ADC对放大信号进行高速采样，输出数字脉冲序列信号到FPGA数字成形器；FPGA数字成形器采用尖顶成形算法对数字脉冲序列信号进行并行处理，实时输出滤波成形信号到微处理器；微处理器对FPGA输出的滤波成形信号进行处理。

其中，FPGA数字成形器包括依次连接的反褶积器、延时器、反转器、加法器和积分器，FPGA数字成形器采用递推差分方程形式的尖顶成形算法,其实现步骤为：

(1)将核脉冲信号通过离散化的反褶积去掉拖尾，得到电流冲激脉冲信号；

(2)对电流冲激脉冲信号进行延时、反转以及加法运算得到脉冲序列；

(3)对脉冲序列进行积分得到一个对称T形信号序列；

(4)对所述对称T信号序列进行积分得到双极性锯齿信号序列；

(5)对双极性锯齿信号序列进行积分得到尖顶信号序列。

本发明采用FPGA数字成形器，提高了核脉冲幅度分析器的运算速度和能谱分辨率，降低了硬件成本，提高了系统的稳定性和灵活性；同时，采用ADC将模拟量转换为数字量，利用数字化的能谱测量方法，其滤波成形部分全部由数学算法实现，这种数字化的处理方式，降低了电路噪声的影响，相比于传统的模拟成形，具有分辨率高、成形线性度好、受温度影响小和调节参数方便的优点，数字积分还可以降低对ADC分辨率、微分非线性和积分非线性等要求。

如图2所示，在FPGA数字成形器中，国外有相关文献通过卷积的方式实现有限的尖顶成形，实现方式如下所示:

首先将采集到的核脉冲信号通过与系统脉冲响应函数进行卷积得到成形波形，系统尖顶成形卷积方式的离散化公式为

其中，y[n]为尖顶成形脉冲信号序列；

s[n]为AD采样得到的核信号序列；

h[n]为尖顶成形算法的传递函数；

a_k为滤波器的系数；

N为系数的个数；

k为自然数1到N；

此方法需要大量的乘法运算，占用过多的数据存储单元。

本发明采用的尖顶成形算法是利用时域递推的差分方程形式，只需要简单的加减法运算以及少量的乘法运算，就可以实时运算得出结果，有利于减少乘法运算和数据存储量，提高了运算速度。

如图3所示，递推差分方程形式的尖顶成形算法，先将核脉冲信号通过离散化的反褶积去掉拖尾，得到电流冲激脉冲信号，然后对电流冲激脉冲信号进行延时和反转以及加法运算得到脉冲序列，对脉冲序列进行积分得到一个对称T形信号序列，对此信号序列进行积分得到双极性锯齿信号序列，然后对双极性锯齿信号序列进行积分得到尖顶信号序列。

本发明设计有限平顶的尖顶成形算法，通过引入平顶，使平顶的宽度大于最大电荷收集时间，就能有效的克服弹道亏损带来的幅度损失，从而准确计算得到原始脉冲的幅度。

尖顶和平顶尖顶成形递推差分在如下方程式中描述：

δ[n]＝s[n]-d·s[n-1]

p[n]＝(δ[n]-δ[n-A]+δ[n-A-B-1]-δ[n-A-A-B-1])

-A·(δ[n-A]-δ[n-A-1]+δ[n-A-B]-δ[n-A-B-1])

q[n]＝q[n-1]+p[n]

r[n]＝r[n-1]+q[n]

y[n]＝y[n-1]+r[n]

T_s为采样周期；

其中，A＝尖顶成形的斜边宽度；

B＝梯形的平顶宽度；

δ[n]为电流冲激脉冲信号；

p[n]为脉冲序列信号；

q[n]为对称T形信号序列；

r[n]为双极性锯齿信号序列；

y[n]为尖顶信号序列；

y[n]为尖顶信号序列。

当B不为零时即为平顶的尖顶成形。当原始核脉冲信号的上升沿不够快，核脉冲信号出现幅度亏损，采用单一的尖顶成形则无法降低弹道亏损。如图4所述，本发明设计的带有平顶的尖顶成形算法则能够降低弹道亏损，在该实现方式中平顶的高度随电荷收集逐渐上升，直到电荷收集完全达到最大值并保持，消除了弹道亏损的影响。但是选取的平顶宽度过宽会增加堆积脉冲的概率，所以要综合考虑弹道亏损和堆积脉冲的影响来选取合适的平顶宽度。本发明采用的数字尖顶成形方法就可以通过软件调节平顶宽度等参数。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。