本实用新型涉及一种模拟信号测量装置，具体是一种智能型高精度模拟信号采样系统。
背景技术：
ADC芯片都有其相应的最大采样频率Fmax，当需要采样的模拟信号包含较多的频率大于Fmax的信号频谱时，使用该ADC的测量结果就会出现很大的误差，如果要保证较高的采样精度，就需要更换更高采样率的ADC。
然而高采样率的ADC芯片价格昂贵，一般来说，采样率提高一倍，价格的提升远远超过一倍。因此，实际产品研发中，出于成本考虑，最好能在不改变ADC型号的前提下，提高采样系统的精度。
技术实现要素：
本实用新型就是为了解决上述问题，提供了一种智能型高精度模拟信号采样系统。
本实用新型是按照以下技术方案实施的。
一种智能型高精度模拟信号采样系统，系统中包括采样终端和上位机；所述采样终端包括N（N>1）个ADC模块、FPGA芯片、信号调理模块、数据缓存模块；所述ADC模块的参考电压输入管脚均连接同一个电压参考模块的输出端；所述ADC模块的采样输入管脚相互连接在一起，并连接信号调理模块输出端，信号调理模块输入端与采样探头相连；所述信号调理模块输入端通过相互串联的电阻R1、R2连接运算放大器U1A的同相输入端，电阻R2两端分别通过电容C1和电容C2连接参考地；运算放大器U1A的反相输入端通过电阻R3连接参考地，还通过电阻R4连接电源VCC；运算放大器U1A的输出端连接运算放大器U1B的同相输入端，运算放大器U1B的输出端作为信号调理模块的输出端，并与U1B的反相输入端相连；所述FPGA芯片通过串口驱动器连接上位机，通过不同的控制管脚连接各个ADC芯片；FPGA芯片外接有源晶振作为参考时钟，FPGA芯片内置时钟发生模块，所述时钟发生模块生成N个采样时钟；每个采样时钟的周期T均相同，相位依次相差T/N，FPGA芯片的每个采样时钟输出管脚均分别与一个ADC模块的时钟输入管脚相连接；FPGA芯片通过全双工数字接口访问数据缓存模块，并在缓存模块中划分出N个大小相同且地址不重叠的数据缓存区；FPGA芯片还对外引出N个数据输入通道，分别连接各个ADC模块的数字输出端，每个数据输入通道对应一个数据缓存区。
进一步的，所述ADC模块封装为集成电路芯片；所述运算放大器U1A和U1B集成于同一片集成电路芯片中。
进一步的，所述串口驱动器为USB驱动器，所述数据缓存模块为DDR芯片。
进一步的，所述上位机为带有显示器的PC机。
进一步的，所述采样系统中还设有用于为采样终端供电的电源模块。
进一步的，所述电阻R1=R2=15Ω，R3=10KΩ，R4=10KΩ；电容C1=10pF，C2=10pF。
本实用新型获得了如下有益效果。
本实用新型提供了一种智能型高精度模拟信号采样系统，在不改变ADC型号的前提下，实现了ADC采样率的倍增。本实用新型结构简单，使用方便，成本低廉。
附图说明
图1是本实用新型的结构框图；
图2是本实用新型中信号采样时钟与ADC采样参考时钟的波形图；
图3是本实用新型中单片ADC采样时的采样点分布图；
图4是本实用新型中两片ADC采样时的采样点分布图；
图5是本实用新型中信号调理模块的电路图。
具体实施方式
以下参照附图及实施例对本实用新型进行进一步的技术说明。
如图1～5所示，一种智能型高精度模拟信号采样系统，系统中包括采样终端和上位机；所述采样终端包括N（N>1）个ADC模块、FPGA芯片、信号调理模块、数据缓存模块；所述ADC模块的参考电压输入管脚均连接同一个电压参考模块的输出端；所述ADC模块的采样输入管脚相互连接在一起，并连接信号调理模块输出端，信号调理模块输入端与采样探头相连；所述信号调理模块输入端通过相互串联的电阻R1、R2连接运算放大器U1A的同相输入端，电阻R2两端分别通过电容C1和电容C2连接参考地；运算放大器U1A的反相输入端通过电阻R3连接参考地，还通过电阻R4连接电源VCC；运算放大器U1A的输出端连接运算放大器U1B的同相输入端，运算放大器U1B的输出端作为信号调理模块的输出端，并与U1B的反相输入端相连；所述FPGA芯片通过串口驱动器连接上位机，通过不同的控制管脚连接各个ADC芯片；FPGA芯片外接有源晶振作为参考时钟，FPGA芯片内置时钟发生模块，所述时钟发生模块生成N个采样时钟；每个采样时钟的周期T均相同，相位依次相差T/N，FPGA芯片的每个采样时钟输出管脚均分别与一个ADC模块的时钟输入管脚相连接；FPGA芯片通过全双工数字接口访问数据缓存模块，并在缓存模块中划分出N个大小相同且地址不重叠的数据缓存区；FPGA芯片还对外引出N个数据输入通道，分别连接各个ADC模块的数字输出端，每个数据输入通道对应一个数据缓存区。
所述ADC模块封装为集成电路芯片；所述运算放大器U1A和U1B集成于同一片集成电路芯片中。
所述串口驱动器为USB驱动器，所述数据缓存模块为DDR芯片。
所述上位机为带有显示器的PC机。
所述采样系统中还设有用于为采样终端供电的电源模块。
所述电阻R1=R2=15Ω，R3=10KΩ，R4=10KΩ；电容C1=10pF，C2=10pF。
一种基于ADC堆叠的采样方法，包括以下步骤，
S1：采样系统上电初始化，探头与待测模拟信号产生物理接触；
S2：上位机通过串口向FPGA发送命令，设定采样周期T1，FPGA判断1/T1与单片ADC芯片的最大采样时钟频率f的关系；对于导致1/T1小于或等于f的采样周期设定，进入S3步骤；对于导致1/T1大于f且小于或等于Nf的采样周期设定，进入S4步骤；对于导致1/T大于Nf的采样周期设定，FPGA芯片向上位机回复无法执行采样的提示信息；
S3：FPGA芯片通过控制管脚选择一片ADC芯片进入使能状态，同时将其他ADC芯片设定为失能状态；FPGA芯片向被使能的ADC芯片提供频率为1/T1的采样参考时钟，同时将从该ADC芯片读取到的量化后的数据，写入该ADC芯片对应的数据缓存区中；
S4：FPGA芯片通过控制管脚选择M（M为小于N的正整数）片ADC芯片进入使能状态，同时将其他ADC芯片设定为失能状态；FPGA芯片向被使能的ADC芯片提供频率为1/M*T1的采样参考时钟，同时将从各个ADC芯片读取到的量化后的数据，分别写入该ADC芯片对应的数据缓存区中；
S5：测量完毕后，FPGA芯片从数据缓存区中读出数据，通过串口发送至上位机，上位机通过描点法绘制采样生成的信号波形。
本实用新型的原理和使用方法为：
模拟信号在输入的时候会有一些无用的高频信号被干扰进来，调理电路的前级为低通滤波电路。后一级为驱动增强电路。
ADC的输入端为高阻输入，只有一个ADC的时候，信号的衰减因为ADC的影响，可以忽略不计。当多个ADC堆叠在一起时候，输入的信号的负载就会变小，那么对信号就会产生影响，这时候，需要对信号进行调理，和增强信号的驱动能力。
ADC为模拟数字转换器，就是将模拟信号转换为数字信号。在转换过程中，所有的时序都由外部的时钟进行控制。每一个时钟，进行一次模拟到数字的转换，然后在下一个时钟，将转换完毕的数字信号通过数据接口传输出去。在系统中增加一个FPGA进行控制，由FPGA产生时钟电路，并且采集完的数据也传输到FPGA中。当有两个ADC的时候，FPGA产生的每个ADC的时钟相差180度，整个采样的频率将增加一倍，产生的数字信号也将交替送到FPGA当中，并交替整合在一起。这样两个交替工作，那么整个采集的时间间隔就将缩短一半。如果有N个ADC，那么采样频率就将是一个的N倍。
1．在输入端，由于ADC为高阻输入，模拟信号经过调整和驱动增强后，输入到各个ADC芯片，对于信号几乎没有损失。
2．通过FPGA对ADC的时钟进行控制，让ADC依次工作，这样就使采样率倍增，如果芯片个数为N个那么这是的采样率就为N倍。
3．应用FPGA高速并行处理能力，将ADC数据采集进来，然后放到缓冲区中，并通过串口发送到上位机。
使用方法：本实用新型的电路主要功能就是模拟信号的采集，然后传输到上位机。将本实用新型的信号调理模块设计到模拟信号的采集端，需要转换的模拟信号直接接到信号调理模块的输入端，经过前级的数据调理，进入后级堆叠的ADC采集单元，ADC将模拟信号数字化，再输出给FPGA，FPGA将数据采集过来，置于缓存存储器中，之后通过端口高速串行口传输到上位机中。