一种基于并行采样监测电路的数据采集装置的制作方法

本实用新型涉及电子电路技术领域，特别涉及一种基于并行采样监测电路的数据采集装置。

背景技术：

典型的多路采集加多路开关加单路AD转换器的数据采集技术，由于多路模拟信号的转换任务都集中在一片AD芯片上，因此其速度受到限制。其次，由于此种方式的采样保持时间过长等待AD转换，会导致保持电容上的电压下降，产生误差；再者，电子开关的引入也会带来较大的噪声、串扰和泄漏。

在某些科研生产领域，要求实时、同步采集多路测试信号以利用数字技术进行分析与处理.因此，需要将多路A/D采集电路并行处置，用同一个触发信号同时启动各路A/D进行编码.这样既保证了各路信号采集的严格同步性，又可对瞬态时刻各路信号进行分析.传统的多路数据采集一般采用单片机来实现。但是，单片机总线宽度有限，对于多路数据采集来说，存在数据带宽不足的瓶颈。采用多个单片机并行的方式又造成了系统复杂、功耗高、体积大等缺点。

技术实现要素：

本实用新型的目的旨在至少解决所述技术缺陷之一。

为此，本实用新型的目的在于提出一种基于并行采样监测电路的数据采集装置。

为了实现上述目的，本实用新型的实施例提供一种基于并行采样监测电路的数据采集装置，包括：

滤波器、并行AD采样监测单元，放大器、第一缓存器、CPLD可编程逻辑控制器、RAM存储装置、第二缓存器和ISA总线插板，其中，

所述滤波器的输入端接入模拟信号，所述滤波器的输出端与所述并行AD采样监测单元的输入端连接，所述AD采样监测单元的输出端与所述缓存器的输入端连接，所述并行AD采样监测单元与所述CPLD可编程逻辑控制器双向连接，所述第二缓存器与所述第一缓存器、所述RAM存储装置连接，所述CPLD可编程逻辑控制器与所述RAM存储装置、所述第二缓存器和所述ISA总线连接，其中，所述并行AD采样监测单元包括：一个运算放大器、一个多路复用器、八个A/D采样器，所述运算放大器与每个所述A/D采样器，且呈星状分布，每个所述A/D采样器与所述多路复用器的输入端连接，所述多路复用器的输出端所述第一缓存器连接。

进一步，所述A/D采样器采用型号为AD676的16位AD采样芯片。

进一步，所述RAM存储装置包括两个静态RAM存储块，采用轮流存储和传输方式。

进一步，所述ISA总线插板包括4块，每个块所述ISA总线插板接入两路A/D采样器。

根据本实用新型实施例的基于并行采样监测电路的数据采集装置，具有集成度高、体积小、功耗低、设计灵活等优势。本实用新型采用CPLD可编程逻辑控制器，具有通用性，可适用于大多数并行多路数据采集系统中。本实用新型可以较好地实现AD采集的同步性和实时性，对于观察某瞬态时刻各路采集信号的状态很有意义。本本实用新型合理地解决了限制采集路数和采样速率的问题，具有高速、高精度、多路同步采集及实时处理等特点，可广泛用于诸多数据测试系统中。

本实用新型附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本实用新型的实践了解到。

附图说明

本实用新型的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为根据本实用新型实施例的基于并行采样监测电路的数据采集装置的结构图；

图2为根据本实用新型实施例的星状并行AD采样监测单元的电路图。

具体实施方式

下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本实用新型，而不能理解为对本实用新型的限制。

在本实用新型中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

如图1所示，本实用新型实施例的基于并行采样监测电路的数据采集装置，包括：滤波器1、并行AD采样监测单元2，放大器、第一缓存器3、CPLD可编程逻辑控制器5、RAM存储装置、第二缓存器4和ISA总线插板6。

具体的，滤波器1的输入端接入模拟信号，对输入的模拟信号进行前期干扰滤除。滤波器1的输出端与并行AD采样监测单元2的输入端连接，AD采样监测单元2的输出端与缓存器的输入端连接，并行AD采样监测单元2与CPLD可编程逻辑控制器5双向连接，第二缓存器4与第一缓存器3、RAM存储装置连接，CPLD可编程逻辑控制器5与RAM存储装置、第二缓存器4和ISA总线连接。

在本实用新型的一个实施例中，RAM存储装置包括两个静态RAM存储块，采用轮流存储和传输方式。

ISA总线插板6包括4块，每个块ISA总线插板6接入两路A/D采样器。

具体的，因为ISA总线插板尺寸的限制，除安置控制电路外，每块插板只能再输入两路并行的AD信号，因此8路AD需要4块插板。为达到各路AD完全同步采集的目的，通过跳线可任选其中一块板作为主控板，由其输出同步触发信号到其他从控板，作为各路AD统一编码的时间基准。

CPLD可编程逻辑控制器5采用Xilinx公司的CPLD XC2C256芯片。

如图2所示，并行AD采样监测单元2包括：一个运算放大器22、一个多路复用器23、八个A/D采样器21，运算放大器(OPA)22与每个A/D采样器21，且呈星状分布，每个A/D采样器与多路复用器的输入端连接，多路复用器的输出端第一缓存器3连接。

在本实用新型的一个实施例中，A/D采样器21采用型号为AD676的16位AD采样芯片。将输入的模拟信号同时添加到M个(例如，8个)通道。每个通道之间有延时，AD的输出经过多路复用器MUX符合后，送入第一缓存器3。

采用星状分布的数字控制线环绕在模拟部分的外围，可以避免数字控制线对模拟输入信号的干扰。采用各路擦剂、AD与模拟输入之间的相同布线结构，即电路的对称布局来实现多路并行，克服道间不一致的问题。

AD的编码数据采用乒乓方式由两个静态RAM块轮流存储和传输，即AD先将数据送往RAM 1中，RAM 1装满后，自动转向存入RAM2中，这时采用DMA方式快速读取RAM 1中的数据。然后再对RAM 2进行同样的操作。这样就从两个方面减少了前台机的时间占用:首先是AD数据自动存入RAM 1或RMA 2中，不再需要计算机干预；其次是对数据块采用从RAM到内存或从RAM到后台机的DMA方式传送，大大减少了传输时间。从而，时间就不再是限制路数和速率的决定因素。

本实用新型实施例的基于并行采样监测电路的数据采集装置，工作原理如下：滤波器1对输入的模拟信号进行前期干扰滤除，然后将滤除干扰后的模拟信号发送至并行AD采样监测单元2，并行AD采样监测单元2输出的数字信号通过复用器发送至第一缓存器3，第一缓存器3将数字信号先送往RAM 1中，RAM 1装满后，自动转向存入RAM2中，这时采用DMA方式快速读取RAM 1中的数据，然后再对RAM 2进行同样的操作，同时将数据发送至第二缓存器4，由第二缓存器4发送至ISA总线插板6。其中，由CPLD可编程逻辑控制器5对并行AD采样监测单元2、第一缓存器3、第二缓存器4和RAM装置进行地址分配和控制，以实现并行采样监测。

根据本实用新型实施例的基于并行采样监测电路的数据采集装置，具有集成度高、体积小、功耗低、设计灵活等优势。本实用新型采用CPLD可编程逻辑控制器，具有通用性，可适用于大多数并行多路数据采集系统中。本实用新型可以较好地实现AD采集的同步性和实时性，对于观察某瞬态时刻各路采集信号的状态很有意义。本实用新型合理地解决了限制采集路数和采样速率的问题，具有高速、高精度、多路同步采集及实时处理等特点，可广泛用于诸多数据测试系统中。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管上面已经示出和描述了本实用新型的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本实用新型的限制，本领域的普通技术人员在不脱离本实用新型的原理和宗旨的情况下在本实用新型的范围内可以对上述实施例进行变化、修改、替换和变型。本实用新型的范围由所附权利要求及其等同限定。