用于自动测试电子元件的装置及其方法与流程

本发明涉及自动化测试机台，且特别是自动化测试机台中的连接性测试。

背景技术：

自动化测试机台于一元件上执行测试，此组件在以下说明将其称之为待测件(deviceundertest)或dut。当dut为电子元件时，例如集成电路(ic)，ate通常将电压和电流样式(voltageandcurrentpattern)施加于dut的输入端，且于dut的输出端测量电压及电流。

ate技术的摘要，包含硬件及软件，可于第110至120页名为wileyencyclopediaofelectricalandelectronicsengineering一书中的“自动化测试机台”找到，该书由f.liguori于1999年出版。

技术实现要素：

本发明所描述的实施例提供一种用于自动测试电子元件元件的装置，此装置包含焊垫界面单元及测量电路，焊垫界面单元配置为连接至电子元件的多个焊垫，测量电路配置为选择电子元件中的电路路径，电路路径通过多个焊垫中的一数字信号焊垫而传递，数字信号焊垫配置为乘载一数字信号，通过使用焊垫界面单元执行电流电压测量，以估计(检测)代表电路路径的电阻的非二进位测量值，以及基于非二进位测量值，确认数字信号焊垫是否通过测试。

于一些实施例中，电路路径延伸于电子元件的数字信号焊垫及电源焊垫之间。在一实施例中，电路路径包含电子元件的静电放电(esd)防护二极管，且测量电路配置为于至少一静电放电防护二极管上执行电流-电压量测。

于一个实施例中，于执行电流-电压量测时，测量电路配置为将两个或多个不同的电流-电压工作点(operatingpoint)施加于数字信号焊垫。于另一个实施例中，回应确认数字信号焊垫通过测试，测量电路配置为施加一附加测试至电子元件。

根据本发明的实施例，另外提供一种用于自动测试电子元件的方法。此方法包含选择电子元件中的电路路径，电路路径通过电子元件的数字信号焊垫而传递，数字信号焊垫配置为乘载数字信号；通过执行电流-电压量测，以估计(检测)一代表电路路径的电阻的非二进位测量值，；基于非二进位测量值，确认数字信号焊垫是否通过测试。

附图说明

图1为根据本发明的实施例而绘示的在晶圆测试设置中自动化测试机台(ate)与硅晶圆之间的机械界面方框图；

图2为根据本发明的实施例而绘示的于封装测试设置中自动化测试机台(ate)与封装集成电路之间的机械界面方框图；

图3为根据本发明的实施例而绘示的ate的结构方框图；

图4为根据本发明的实施例而绘示的集成电路中的静电放电(esd)防护电路示意图；

图5为根据本发明的实施例而绘示的二极管的电性模型电路图；

图6为根据本发明的实施例而绘示的具有串联接触电阻的二极管的电流对电压(i-v)曲线示意图；

图7为根据本发明的实施例而绘示的一种测试集成电路的方法流程图。

附图标号：

100：测试装置

102、202：测试头

104、204、308：焊垫界面单元

106、310：pogo接脚

108、208：负载板

110：探针卡

112：晶圆

200：测试装置

210：插座

212：集成电路

300：ate、结构方框图

302：ate

304：dut

306：测量电路

400：esd防护结构

402：数字信号焊垫

404：缓冲器

406、408、502：二极管

500：二极管模型

504：电源、阀值电压

506：正向偏置电阻

508：反向偏置电阻

510：接触电阻

600：i-v曲线

602：水平vd轴

604：垂直id轴

606：实线

608：电流i0

610：电流i1

612、614、616、618：水平轴位置

700：方法

702、704、708、710、712、716、718：步骤

706：步骤、连接性测试

714：接触点

606a：虚线

具体实施方式

概述

用于集成电路的自动化测试机台(ate)通常包含测量单元，以及连接至待测件(dut)的接脚的电性/机械界面。根据本发明的一些实施例，电性/机械界面于下文将称为(焊垫界面)，包含pogo接脚，其通过负载板(可能包含如电阻及电容的负载元件)，以及探针卡(用于测试半导体晶圆，又称wafer-sort)，或插座，例如零插入力(zif)插座(用于测试封装的集成电路，又称封装测试assemblytest)以连接至dut。然而，本发明的实施例不限于上述机械界面。相反地，于本发明的实施例中，可使用ate焊垫界面与dut焊垫之间的任何形式的机械连接。

根据本发明的一些实施例，ate可测试多个dut，举例来说，对硅晶圆(siliconwafer)中的集成电路芯片(integrated-circuitdie)进行分类，或者于另一个实施例中，对已封装半导体元件(assembledsemiconductordevice)执行最后测试。于一些实施例中，未通过测试的元件标记为具有缺陷(“坏的”)。于其它实施例中，此测试包含根据电性表现而将不具备缺陷的设备分到如快速、正常及慢速的容器。

于一些实施例中，ate测试大量的半导体元件(举例来说，硅制造设备进行的晶圆分类(wafer-sorting)中，可以于各个硅晶圆(siliconwafer)上设有数百或数千个集成电路芯片(integrated-circuitdie)，且必须每天测试许多晶圆(siliconwafer))。为了测试每一个dut，ate的焊垫界面单元机械连接至dut的焊垫，于dut的焊垫与ate之间形成电性低阻接触，通常通过附加单元，例如附载板及探针卡来形成此机械连接。

实际上，例如，由于测试设置问题，偶尔一些dut焊垫可能无法正确连接到焊垫界面。连接问题可能发生，举例来说，如果探针卡不平行于晶圆，或者机械馈线未能将元件插入插座中。本发明的实施例提供了用于辨识及校正这些问题的技术。

于一些实施例中，当ate测试dut时，ate开始测试，验证所有dut焊垫皆连接至ate焊垫(此测试于下文中称为“连接性测试(connectivitytest)”)。若连接性测试失败，可警告操作员以改正问题，然后可重新运转测试。若连接性测试通过，ate将继续运行功能测试(包含时序测试)及其它测试。连接性测试的一个目的避免由于不良测试设置而抛弃良好的dut。

连接性测试检查dut焊垫有连接至aet，可能容易进行简单的宽裕度连接性测试(例如，因宽裕度测试运行的较快速)。举例来说，于典型的集成电路元件中，各个数字信号焊垫通过静电放电(esd)防护二极管耦合至正及负电源焊垫。ate可于焊垫界面信号焊垫开始的路径中强行通过电流(例如，100毫安培)，经由dut数字信号焊垫、esd防护二极管(正向)及dut电源焊垫，且于焊垫界面电源焊垫处结束。然后，ate将测量电源焊垫与数字信号焊垫(焊垫界面单元)之间的电压。举例来说，如果在100毫安培的电流下二极管两端的正向电压为0.7v±10％，则大于1.5v的测量电压清楚地表示此路径为断路。

然而，此种简单测试不能检测出路径未断路然而接触电阻差(例如100ohm)的情形。举例来说，若探针卡的针被污染，则可能发生这种情形。于上述实施例中，dut于之后的测试中失败，例如功能测试，因额外的100ohm电阻可能显著地降低数字信号焊垫的时序性能。

根据本发明的实施例提供于此，ate应用连接性测试至数字信号焊垫，即乘载数字信号的焊垫。数字信号焊垫可包含一输入焊垫或一输出焊垫(或输入输出焊垫)。连接性测试包含测量接触电阻(举例来说，通过检查包含esd防护二极管的接触及正向电阻的电路路径中的多个电流-电压(i-v)点)，其通常足够小，以允许准确地估计(检测)接触电阻)。若测量电阻大于预期电阻超过一紧裕度，ate通常会警告操作员(且于操作员改正问题之后，通常将重复测试)。因此，由于不良的测试设置，可修复由未断路但仍然显示出高电阻值的触点引起的故障，且可显著降低由于不良测试设置而导致的良好dut的抛弃。

系统描述

图1为根据本发明的实施例而绘示的在晶圆测试中自动化测试机台(ate)与硅晶圆之间的机械界面方框图。

测试头102为由ate延伸，且包含一焊垫界面单元104，其包含从测试头延伸的多个pogo接脚106。

负载板108(通常包含测试时可能需要的负载电阻及电容)，包含一侧(图1示例性配置中的顶侧)的焊垫及另一侧(图1中的底侧)的探针卡110；负载板的焊垫连线至探针卡的针。

当晶圆(wafer)112被分类时，测试头压抵在负载板上，pogo接脚与负载板的焊垫建立电性接触。当测试晶圆(一“芯片(die)”)或多个芯片(die)中的集成电路(integratedcircuit)时，晶圆压抵在负载板，因此，芯片(或芯片组)的焊垫电性连接至探针卡的针，且通过负载板的焊垫连接至焊垫界面的pogo接脚。

图2为根据本发明的实施例而绘示的于封装测试设置中自动化测试机台(ate)与封装集成电路之间的机械界面方框图。

测试头202从ate延伸，并包含焊垫界面单元204，其包含由测试头延伸的pogo接脚206。于一些实施例中，测试头202可与图1的对应测试头相同；于其它实施例中，测试头不相同。

负载板208(其通常包含测试可能需要的负载电阻及电容)包含位于一侧(图2的示例性配置中的底测)的焊垫及位于另一侧(图2中的顶侧)的插座210。机械处理器(未绘示)于测试之前将封装的集成电路212插入插座210之中。于测试之后，机械处理器于插座210中提取集成电路212，且通常将与测试结果相对应的集成电路212添加至良好部件容器(good-partsbin)或拒收部件容器(rejected-partsbin)。

当封装测试执行时，将测试头202压抵在负载板208，以使pogo接脚与负载板208的焊垫建立电性接触。因此，当机械处理器将集成电路212插入插座210中，集成电路212的焊垫电性连接至焊垫界面单元。

可以理解的是，图1及图2中所示的晶圆测试设置及封装测试设置为示例性引用的实施例。根据已揭露的技术的测试设置不限于上文的描述。于替代性实施例中，举例来说，可以不使用负载板，且探针卡或插座可直接连接至焊垫界面。于其它实施例中，类似地装置可使用于测试安装于印刷电路板(pcb)上的集成电路。

如本领域相关技术人员可理解，于图1及图2及如上文所述的晶圆测试设置及封装测试设置，机械地建立的任何电性连接都容易产生故障，例如不良接触品质。于晶圆测试设置中，电性连接包含焊垫界面的pogo接脚与负载板的焊垫之间的接触，以及探针卡与晶圆上的芯片焊垫之间的接触。于封装测试设置中，电性连接包含焊垫界面的pogo接脚与负载板的焊垫之间的接触，以及插座与测试中集成电路的焊垫之间的接触。

若任何接触点不良，dut可能无法通过测试，故将降低产量，此外，增加集成电路的平均价格。若探针卡未对准，则可能会拒收整个硅晶圆，且若插座的接脚断开，则可能会拒绝整批集成电路。

根据本发明的实施例，ate于测试的早期阶段运行的连接测试中检测到电性连接故障，且可提醒测试操作员维修机械问题并重新运行测试。因此，显著的减少了由于接触故障所导致的测试中元件被拒绝的情形。于一实施例中，连接性测试包含估计(检测)非二进位(“软件”)测量值，此测量值表示由dut的各个数字信号焊垫至dut的电源焊垫的电阻(如下文所述，于本发明的实施例中，集成电路的数字信号焊垫通过二极管连接至电源焊垫)。

图3为根据本发明的实施例而绘示的ate302的结构方框图300。ate耦合至dut304，且包含测量电路306及焊垫界面单元308。

测量电路包含测试器的各种电路，其包含电流及电压源、信号测量及控制。于一些实施例中，测量电路包含电脑。

焊垫界面单元包含可连接(通过施加机械压力)至dut焊垫的pogo接脚310，通常通过负载板及探针卡或插座(未绘示)进行连接。

在一实施例中，dut的数字信号焊垫可为乘载例如资料信号或时脉信号的数字信号的焊垫。为运行dut的数字信号焊垫的连接性测试，测量电路306通过焊垫界面单元308将已知的电流施加至pogo接脚a，此pogo接脚a连接至dut的数字信号焊垫。电流的回传路径通过连接至dut的电源焊垫的pogob。测量单元测量pogoa及b之间对于已知电流的电压差，且计算路径的电阻。

将理解的是，图3为绘示ate302的结构以及ate302与dut304之间的连接以举例方式引用的实施例。根据所揭露的ate(以及ate与dut的连接)的技术不限于上文的描述。在替代性实施例中，举例来说，ate通过强加电压至路径上并测量电流或通过串联电阻以施加电压来执行连接性测试。于一些实施例中，可存在多个电源焊垫，且ate可通过使所有或一些电源焊垫短路，且测量短路的电源焊垫与数字信号焊垫之间的电阻来执行连接性测。于一个实施例中，连接性测试可包含由数字信号焊垫至独立电源焊垫的独立电阻测量。

根据本发明的实施例，dut的数字信号焊垫通常通过静电放电(esd)防护二极管而连接至电源焊垫。

图4为根据本发明的实施例而绘示的集成电路中的静电放电(esd)防护电路400示意图。集成电路的数字信号焊垫402耦合至缓冲器404，缓冲器404可为输入缓冲器、输出缓冲器或输入-输出缓冲器。此电路包含二极管406以及408，二极管406连接至焊垫与正电源(vdd)之间，且保护集成电路的晶体管免于受到可能于集成电路焊垫中感应产生的正静电荷的影响。二极管408连接至焊垫与负电源(vss)之间，且用以保护集成电路免于受到负静电荷的影响。

如本领域的相关技术人员可理解的是，图4所绘示并于上文中描述的esd防护为以举例方式引用的实施例。于替代性实施例中所使用的esd防护电路可变化，举例来说，于一些实施例中，esd防护可包含两个以上的二极管，且于一些其它的实施例中，可添加电阻。

于一些实施例中，没有用于输出(或是输入/输出)的数字信号焊垫中没有配置专用esd防护电路。因输出缓冲器的晶体管于实际上为将焊垫连接至电源的二极管。于下文描述中，本发明将不区分由集成电路的输出缓冲器所形成的专用esd防护电路的二极管与间接防护电路的二极管。

图5为根据本发明的实施例而绘示的二极管模型500电路图。此模型包含理想二极管502(正向电阻为零，反向电阻为无穷大)、用于确认二极管正向传导的临界电压的电源504、用于模拟二极管内阻的正向偏置电阻rf(506)以及于二极管反向偏置时模拟二极管上的漏电的反向偏置电阻rr(508)，(rr通常大于rf)。

图4中的二极管端口(port)标记为a及b。当二极管连接至ate时，添加两个接触电阻(rcontact)510，其模拟信号焊垫及电源焊垫(或焊垫)的接触电阻。

根据本发明的实施例中，测量esd防护二极管的电阻以及接触电阻时，由于rf通常较低(例如，小于10ohm)，故可轻易地检测较小的接触电阻的数值。

图6为根据本发明的实施例而绘示的具有串联接触电阻的二极管的i-v曲线600示意图。通过ate观察至i-v曲线，因此，二极管模型包含接触点的电阻。

水平vd轴602表示ate跨过esd防护二极管所测量的电压(即由信号焊垫至电源焊垫)，且垂直id轴604表示通过二极管的电流。实线606表示当接触点良好时所观察的i-v曲线，虚线606a表示当接触点钟的一个(或两个)不良(例如，探针卡的针被污染)时的i-v曲线。可以观察到的是，二极管处于“截止”区域，当vd低于阀值(例如0.7v)时仅具有漏电流(通过图4的rr)，且当vd高于阀值时处于线性“导通”区域。

为了执行连接性测试，ate测量包含接触点即esd防护二极管的路径的电阻，且比较结果与阀值。根据图6的实施例，为了测量电阻，测量电路306(图3)驱使电流进入二极管，且测量数字信号焊垫与电源焊垫之间的电压，以用于两个电流准位，分别为电流i0(垂直轴位置608)及电流i1(垂直轴位置610)。电流[i0,i1]的测量电压分别为图中606的电压[v0,v1]以及图中x轴位置608的电压[u0,u1]。电压v0、v1、u0、u1分别对应水平轴位置612、614、616以及618。

根据本发明的实施例，测量电路可以通过将电压差v1-v0(或u1-u0)除以电流差i1-i0来运算当二极管处于导通区域时的电阻。此结果可能于dut类型与dut的焊垫内之间而变化，但对于相同的dut类型及相同的焊垫，其结果彼此相近，因测试了dut内的相同电路。因此，若收集dut的焊垫的电阻统计值，可为dut的各个焊垫的可接受电阻值界定紧裕度。

由于测量为差分的，因此将消除测量的固定偏差所造成的误差。举例来说，若测量电路所产生的电流i0及i1因固定偏置而偏移：

i0’＝i0+bias(1)

i1’＝i1+bias(2)

则减法运算i1’-i0’＝i1-i0消除偏差的误差，类似地，于运算v1-v0时，将消除v0及v1于测量中的固定偏置。

差分测量消除二极管的阀值电压504的值的不确定性(von，参阅图5)。von可能因不同焊垫而变化，然而于运算v1-v0时，偏差将抵消。

可以理解的是，图6中所绘示的i-v曲线及测量i-v的接触点为示例性引用的实施例。根据已揭露的技术测量的i-v接触点不限于上文的描述。于替代性实施例中，举例来说，测量电路306可测量多于两个的i-v点，测量电路可施加电压而非电流，或者测量电路可施加电压及电流的组合。于一个实施例中，测量电路306可施加具有直流(dc)偏压的交流(ac)电流且测量ac电压。

图7为根据本发明的实施例而绘示的一种测试集成电路的方法流程图。此流程图由测量电路306执行(且如下所述，由ate操作员执行)。

此流程于连接性测试步骤702开始，其中ate运行连接性测试(连接性测试包含电阻的非二进位估计(检测)，将于下文描述)。若步骤702测试失败，则测量电路将进入警示操作员步骤704，其中测量电路将警示测试操作员，连接性测试已失败。操作员可采取措施以解决问题(例如更换负载板)，并发出信号控制测量电路继续运作。

当由操作员指示时，测量电路将进入运行第二连接性测试步骤706，其中测量电路重复连接性测试。若于步骤706时连接性测试再次失败，测量电路将进入不良dut步骤712，其中此dut将认定为不良的(举例来说，于测试数据库电脑档案中，晶圆中的芯片的位置处标记为不良的)。

若于步骤702或步骤706中，dut通过连接性测试，则测量电路将进入运行功能测试步骤708，其中测量电路将执行dut的其它测试(功能测试可根据dut类型而有变化，其不在本发明的保护范围内)。若dut通过步骤708的功能测试，则测量电路将进入良好dut步骤710，其中dut将认定为良好的。流程于步骤710或步骤712后结束。

连接性测试步骤702及706的细节于图7右侧的方框中绘示。如所解释的，连接性测试包含测量数字信号焊垫中的二极管的电阻，且通过将测量的电阻与具有窄裕度的预期电阻进行比较以确定电阻是否符合规范。

于取得i-v接触点714处，测量电路强加两个电流(图6中的i0及i1)通过二极管且测量二极管两端的电压。测量电路进入运算电阻步骤716以计算电阻，举例来说，通过将两个电压之间的差值除以两个电流之间的差值。接下来测量电路进入比较电阻与阀值步骤718，其中于连接性测试失败的情形下，测量电路检查电阻是否大于预期电阻值(具有相对窄的预设裕度)。若电阻不高于预期电阻超过预设裕度，则视为通过连通性测试。

因此，根据本发明的实施例，测量电路306运行连接性测试，其中至少两个i-v接触点测量以获得包含数字信号焊垫及接触点的esd防护二极管的路径的电阻的非二进位测量值。若电阻值大于预期电阻，则dut未通过测试，且于功能测试中连接不良失败的dut将显著地减少。

可以理解的是，图7的流程图所绘示的测试方法为以举例方式引用的实施例。根据所揭露的技术的测试方法不限于上文的描述。于替代性实施例中，举例来说，连接性测试可表示信号焊垫短路于一个或两个电源(且于此种情形中，测量电路将由步骤702直接地跳出至步骤712，表示dut未通过测试)。于另一个实施例中，若先前的连接性测试失败，则可运行两个以上的连接性测试。于其它实施例中，当没有操作员，且若连接性测试失败，测量电路可尝试自动地改善连接(例如，通过在插座中提取及重新插入dut)。

图1至图7中于上文中所描述的ate300、测量电路306、焊垫界面单元308、测试装置100及200、esd防护结构400、二极管模型500、iv曲线600及方法700的结构仅为示例性实施例。根据本发明的实施例不限于以上描述。测量电路306可包含fpga、asic或fpga及asic的组合；测量电路306的功能可通过硬件、软件或硬件及软件的组合来实现。于一些实施例中，测量电路306可包含通用可程序化处理器，其以软件编程以执行本发明描述的功能。举例来说，可通过网路以电子形式将软件下载至处理器，或可替代地或另外地，将其提供及/或储存于非暂时性有形介质上，例如磁性、光学或电子记忆体。

因此，应当理解的是，上述实施例作为示例性引用，且本发明不限于上文所特别示出及描述的内容。本发明的范围包含上文描述的各种特征的组合及子组合。本领域相关技术人员于参阅前面描述时将已知技术中没有揭露的变化及修改。于本专利申请中通过引用并入的文件应视为本申请的组成部分，除非这些并入的文件中，以与本说明书中明确或隐含的定义相互冲突的方式定义任何术语，则应考虑本说明书中的定义。