芯片老化测试电路和芯片老化测试系统的制作方法

本申请涉及芯片测试技术领域，特别涉及一种芯片老化测试电路和芯片老化测试系统。

背景技术：

由于emmc芯片存在新增坏块的问题，所以emmc芯片在出厂前需要进行老化测试。目前，emmc芯片的老化测试方式为：在一块老化板上装置多个金属socket，给主板上电之后开始跑老化，通过人工目测led灯的闪烁来判定芯片测试的pass和fail。采用这类主板的测试方式，测试效率低下，并且容易发生误判，影响测试的准确率。

技术实现要素：

本申请提供一种芯片老化测试电路和芯片老化测试系统，提升了芯片老化测试的效率和准确率。

本申请提出一种芯片老化测试电路，包括电源模块、处理模块以及与所述处理模块电连接的至少一测试模块，所述处理模块具有测试信号接口组和用于连接上位机的信号输出接口；

所述测试模块包括一用于放置待测芯片的芯片测试座，所述芯片测试座的供电输入引脚电连接所述电源模块，所述芯片测试座的信号输出引脚与所述测试信号接口组的一测试信号引脚对应电连接，输出所述芯片测试座上的待测芯片的芯片测试信号至所述处理模块；

所述处理模块对所述测试信号接口组接收到的各个所述芯片测试座输出的芯片测试信号分别进行分析，并将分析得出的测试结果从所述信号输出接口发送给所述上位机。

优选地，所述测试模块还包括一开关单元，所述处理模块还具有检测信号接口组和开关使能接口组；

所述开关单元的输入端电连接所述电源模块，所述开关单元的输出端电连接所述芯片测试座的供电输入引脚，所述开关单元的使能端与所述开关使能接口组的一开关使能引脚对应电连接；所述芯片测试座具有一用于反馈所述待测芯片放置状态的放置状态引脚，所述放置状态引脚与所述检测信号接口组的一检测信号引脚对应电连接；

所述处理模块分别根据每个芯片测试座的放置状态引脚反馈的电平信号，控制每个芯片测试座连接的开关单元的通断。

优选地，所述芯片测试座的放置状态引脚上拉高电平；所述芯片测试座在所述待测芯片放置正确时，其放置状态引脚的电位被所述待测芯片拉低，所述处理模块根据所述芯片测试座的放置状态引脚反馈的低电平，输出第一电平信号至对应的开关单元的使能端，使对应的开关单元导通；所述芯片测试座在所述待测芯片放反时，其放置状态引脚维持高电平，所述处理模块根据所述芯片测试座的放置状态引脚反馈的高电平，输出第二电平信号至对应的开关单元的使能端，使对应的开关单元断开；所述第一电平信号与所述第二电平信号电位相反。

优选地，所述测试模块还包括第一缓冲器和第二缓冲器，所述放置状态引脚经所述第一缓冲器电连接所述检测信号引脚，所述信号输出引脚经所述第二缓冲器电连接所述测试信号引脚。

优选地，所述处理模块还具有缓冲使能接口组，所述第一缓冲器的使能端与所述缓冲使能接口组的一缓冲使能引脚对应电连接。

优选地，所述测试模块还包括一降压单元，所述开关单元的输出端经所述降压单元电连接所述芯片测试座的供电输入引脚；所述降压单元将所述开关单元的输出端输出的电压进行降压后，输出至所述芯片测试座的供电输入引脚，为所述芯片测试座上放置的待测芯片供电。

优选地，所述芯片测试座具有第一供电输入引脚和第二供电输入引脚，所述降压单元包括第一降压子单元和第二降压子单元，所述开关单元的输出端经所述第一降压子单元电连接所述第一供电输入引脚，所述开关单元的输出端还经所述第二降压子单元电连接所述第二供电输入引脚；所述第一降压子单元将所述开关单元的输出端输出的电压降压至第一供电电压，所述第二降压子单元将所述开关单元的输出端输出的电压降压至第二供电电压。

优选地，所述测试模块还包括一led单元，所述led单元电连接所述芯片测试座的信号输出引脚，用于通过led展示所述信号输出引脚的输出的芯片测试信号的变化。

优选地，还包括信号转换模块，所述信号转换模块连接在所述信号输出接口上，用于将所述信号输出接口输出的ttl信号转换为rs232信号发送到所述上位机。

本申请还提出一种芯片老化测试系统，包括上位机和芯片老化测试电路，所述芯片老化测试电路包括电源模块、处理模块以及与所述处理模块电连接的至少一测试模块，所述处理模块具有测试信号接口组和连接所述上位机的信号输出接口；

所述测试模块包括用于放置待测芯片的芯片测试座，所述芯片测试座的供电输入引脚电连接所述电源模块，所述芯片测试座的信号输出引脚与所述测试信号接口组的一测试信号引脚对应电连接，输出所述芯片测试座上的待测芯片的芯片测试信号至所述处理模块；

所述处理模块对所述测试信号接口组接收到的各个所述芯片测试座输出的芯片测试信号分别进行分析，并将分析得出的测试结果从所述信号输出接口发送给所述上位机。

本申请技术方案，采用各个测试模块的芯片测试座上的待测芯片的芯片测试信号输出到处理模块中进行分析处理，通过处理模块分析得出各个测试模块的芯片测试座上的待测芯片的测试是否合格，将分析结果发送到上位机显示，从而用户通过上位机能够清楚直观的知道哪些芯片测试座上的待测芯片不合格，无需通过人工逐一观测去判断各个芯片的测试结果，大幅提升了芯片测试效率，且避免了由于人工观测判断造成的误判情况的发生，保证了测试的准确率。

附图说明

图1为本申请芯片老化测试电路一实施例的电路模块结构示意图；

图2为本申请芯片老化测试电路二实施例的电路模块结构示意图；

图3为本申请芯片老化测试电路三实施例的电路模块结构示意图；

图4为本申请芯片老化测试电路四实施例的电路模块结构示意图；

图5为本申请芯片老化测试电路五实施例的电路模块结构示意图。

具体实施方式

下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制，基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请提供一种芯片老化测试电路，主要用于对芯片的老化测试，例如，emmc(embeddedmultimediacard，嵌入式多媒体卡)芯片出厂前的老化测试。

如图1所示，本实施例的芯片老化测试电路，包括电源模块10、处理模块20以及与处理模块20电连接的至少一测试模块30，处理模块20具有测试信号接口组21和用于连接上位机的信号输出接口22。本实施例的测试模块30可以是一个，也可以是多个，在本实施例图1中，以多个测试模块30为例。

其中，测试模块30包括一用于放置待测芯片的芯片测试座31，芯片测试座31的供电输入引脚v电连接电源模块10，芯片测试座31的信号输出引脚a与测试信号接口组21的一测试信号引脚对应电连接，输出芯片测试座31上的待测芯片的芯片测试信号至处理模块20；当芯片测试座31上放置好待测芯片时，由连接电源模块10的芯片测试座31的供电输入引脚v为待测芯片供电，待测芯片上电则内部的老化软件自动运行，待测芯片的芯片测试信号经芯片测试座31的信号输出引脚a输出到处理模块20。本实施例中，处理模块20的测试信号接口组21包含有一个或多个测试信号引脚，每个测试信号引脚供一个芯片测试座31的信号输出引脚a电连接。

处理模块20对测试信号接口组21接收到的各个芯片测试座31输出的芯片测试信号分别进行分析，并将分析得出的测试结果从信号输出接口22发送给上位机。处理模块20对析各个芯片测试座31输出的芯片测试信号分别进行分析，以确定各个芯片测试座31上的待测芯片测试是否合格(即测试结果)，并将各个芯片测试座31上待测芯片的合格情况发送到上位机显示。

本实施例芯片老化测试电路，采用各个测试模块30的芯片测试座31上的待测芯片的芯片测试信号输出到处理模块20中进行分析处理，通过处理模块20分析得出各个测试模块30的芯片测试座31上的待测芯片的测试是否合格，将分析结果发送到上位机显示，从而用户通过上位机能够清楚直观的知道哪些芯片测试座31上的待测芯片不合格，无需通过人工逐一观测去判断各个芯片的测试结果，大幅提升了芯片测试效率，且避免了由于人工观测判断造成的误判情况的发生，保证了测试的准确率。

进一步地，本实施例的芯片老化测试电路，还包括信号转换模块40，信号转换模块40连接在信号输出接口22上，用于将信号输出接口22输出的ttl信号转换为rs232信号发送到上位机。

进一步地，如图2所示，图2中以2个测试模块30为例，当然，在其他实施例中，测试模块30还可以为1个或是更多个。本实施例的测试模块30还包括一开关单元32，处理模块20还具有检测信号接口组23和开关使能接口组24。开关单元32的输入端电连接电源模块10，开关单元32的输出端电连接芯片测试座31的供电输入引脚v，即芯片测试座31的供电输入引脚v经开关单元32连接电源模块10；开关单元32的使能端e与开关使能接口组24的一开关使能引脚对应电连接。芯片测试座31具有一用于反馈待测芯片放置状态的放置状态引脚b，放置状态引脚b与检测信号接口组23的一检测信号引脚对应电连接，芯片测试座31在待测芯片放置正确和放反两种情况下，分别输出电位相反的电平信号。本实施例中，处理模块20的开关使能接口组24包含有一个或多个开关使能引脚，处理模块20的检测信号接口组23包含有一个或多个检测信号引脚，每个开关使能引脚供一个测试模块30的开关单元32的使能端e电连接，每个检测信号引脚供一个芯片测试座31的放置状态引脚b电连接。处理模块20分别根据每个芯片测试座31的放置状态引脚b反馈的电平信号，控制每个芯片测试座31连接的开关单元32的通断。

本实施例的芯片老化测试电路，每个测试模块30的芯片测试座31的放置状态引脚b均对应电连接所述处理模块20的检测信号接口组23的一个检测信号引脚，从而处理模块20可在各个测试模块30的待测芯片上电测试之前，根据各个芯片测试座31的放置状态引脚b反馈的电平信号，确定是否存在放反的待测芯片，控制待测芯片放置正确的芯片测试座31所连接的开关单元32导通，以及控制放反待测芯片的芯片测试座31所连接开关单元32断开，这样既保证放置正确的各个待测芯片可以正常上电测试，又使放反待测芯片的芯片测试座31断电，避免由于待测芯片放反上电而造成待测芯片或整体电路的损坏，以及误判放反的待测芯片为不合格产品的情况。

进一步地，本实施例中，采用芯片测试座31的放置状态引脚b上拉高电平；芯片测试座31在待测芯片放置正确时，其放置状态引脚b的电位被待测芯片拉低，处理模块20根据芯片测试座31的放置状态引脚b反馈的低电平，输出第一电平信号至对应的开关单元32的使能端e，使对应的开关单元32导通；芯片测试座31在待测芯片放反时，其放置状态引脚b维持高电平，处理模块20根据芯片测试座31的放置状态引脚b反馈的高电平，输出第二电平信号至对应的开关单元32的使能端e，使对应的开关单元32断开。其中，第一电平信号与第二电平信号电位相反；例如，开关单元32为高电平使能导通，则第一电平信号为高电平，第二电平信号为低电平。

进一步地，如图3所示，本实施例中，测试模块30还包括第一缓冲器33和第二缓冲器34，放置状态引脚b经第一缓冲器33电连接检测信号引脚，信号输出引脚a经第二缓冲器34电连接测试信号引脚。本实施例芯片测试座31的放置状态引脚b与处理模块20的检测信号引脚之间通过第一缓冲器33隔离开来，芯片测试座31的信号输出引脚a与处理模块20的测试信号引脚之间通过第二缓冲器34隔离开来，从而防止了测试模块30上的静电和过流等异常情况对处理模块20的影响，有效的实现了对处理模块20的保护。本实施例中，第一缓冲器33和第二缓冲器34均可采用16进16出的缓冲器。

进一步地，本实施例的处理模块20还具有缓冲使能接口组25，第一缓冲器33的使能端与缓冲使能接口组25的一缓冲使能引脚对应电连接。处理模块20的缓冲使能接口组25包含有一个或多个缓冲使能引脚，每个缓冲使能引脚供一个第一缓冲器33的使能端电连接。第一缓冲器33正常情况是处于高阻态，处理模块20通过缓冲使能接口组25的各个缓冲使能引脚同时给各个测试模块30的第一缓冲器33低电平使能信号，使各个测试模块30的第一缓冲器33同时导通，处理模块20则同时接收各个芯片测试座31的放置状态引脚b反馈的电平信号，以根据各个芯片测试座31反馈的电平信号控制各个测试模块30的开关单元32的导通状态，从而同时对各个芯片测试座31的待测芯片进行测试，达到统一时序控制。

进一步地，如图4所示，本实施例中，测试模块30还包括一降压单元35，开关单元32的输出端经降压单元35电连接芯片测试座31的供电输入引脚v；降压单元35将开关单元32的输出端输出的电压进行降压后，输出至芯片测试座31的供电输入引脚v，为芯片测试座31上放置的待测芯片供电。电源模块10提供的电压通常高于芯片上电所需的电压，因此，采用降压单元35对电源模块10输出的电压降压至待测芯片所需的供电电压后，输出至芯片测试座31的供电输入引脚v，为芯片测试座31上的待测芯片供电。

进一步地，如图5所示，本实施例的芯片测试座31具有第一供电输入引脚v1和第二供电输入引脚v2，降压单元35包括第一降压子单元351和第二降压子单元352，开关单元32的输出端经第一降压子单元351电连接第一供电输入引脚v1，开关单元32的输出端还经第二降压子单元352电连接第二供电输入引脚v2；第一降压子单元351将开关单元32的输出端输出的电压降压至第一供电电压，第二降压子单元352将开关单元32的输出端输出的电压降压至第二供电电压。待测芯片上电工作通常需要两个不同大小的供电电压(例如，emmc芯片所需的两个供电电压分别为3.3v和1.8v)，芯片测试座31的第一供电输入引脚v1和第二供电输入引脚v2则分别给待测芯片提供两个不同大小的供电电压，通过第一降压子单元351和第二降压子单元352分别对电源模块10提供的电压进行降压得到待测芯片所需的两个供电电压。本实施例中，第一降压子单元351和第二降压子单元352可采用低压差分线性稳压器，当然，也可以采用其他降压电路或器件。

进一步地，本实施例中，测试模块30还包括一led单元，led单元电连接芯片测试座31的信号输出引脚a，用于通过led展示信号输出引脚a的输出的芯片测试信号的变化。芯片测试座31的信号输出引脚a输出的芯片测试信号通过led单元的led灯闪烁进行体现脉冲变化，用户也可根据led灯的闪烁规律，人工判断该待测芯片的测试是否合格。

在本申请中，处理模块20可采用fpga芯片。测试信号接口组21由fpga芯片的第一部分(例如128个)i/o管脚组成，第一部分的每个i/o管脚分别为一个测试信号引脚；检测信号接口组23由fpga芯片的第二部分(例如128个)i/o管脚组成，第二部分的每个i/o管脚分别为一个检测信号引脚；开关使能接口组24由fpga芯片的第三部分(例如128个)i/o管脚组成，第三部分的每个i/o管脚分别为一个开关使能引脚；缓冲使能接口组25由fpga芯片的第四部分(例如128个)i/o管脚组成，第三部分的每个i/o管脚分别为一个缓冲使能引脚。开关单元32可采用具有短路保护和过热保护功能的ic-tps22919开关芯片。

本申请还提供一种芯片老化测试系统，包括上位机和芯片老化测试电路，该芯片老化测试电路的具体结构参照上述实施例，其中，芯片老化测试电路的信号输出接口连接上位机。由于本芯片老化测试系统采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

以上所述的仅为本申请的部分或优选实施例，无论是文字还是附图都不能因此限制本申请保护的范围，凡是在与本申请一个整体的构思下，利用本申请说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本申请保护的范围内。