一种集成电路芯片的可测性电路的制作方法

1.本发明涉及集成电路技术领域，具体是一种集成电路芯片的可测性电路。


背景技术：

2.随着集成电路技术的发展，集成电路的功能和器件数规模迅速膨胀，电路结构也越来越复杂，芯片的测试和调试也变得越来越困难。功能的复杂化，导致测试费用在产品的成本构成中，越来越成为一个重要组成部分，测试时间的长短也直接影响到产品上市时间进而影响经济效益。目前控制测试成本的一种最有效的方法是在芯片设计时采用可测性设计(dft)技术。电路设计工程师在设计系统和电路的同时必须考虑到测试的要求，衡量一个电路的标准不仅要看性能的优劣、器件的多少，还要看电路的可测性，测试是否方便、测试码生成是否容易等问题，这就是集成电路的可测性设计。
3.可测性设计，已经广泛应用于数字电路中，eda工具协助设计者自动完成，如synopsys的dft compiler就可以很方便的实现可测性设计。但对于数模混合接口信号，或者需要正常工作模式下调试观测内部信号，目前现有eda工具中还没有一个标准的可测性设计方法。
4.另外eda工具实现的可测性设计，主要应用在生产测试过程中对芯片产品进行测试，而芯片在应用开发过程中，尤其是mcu类芯片，在应用工程师开发应用软件设计调试过程中，对内部关键信号的观测需求，目前还没有一个很好的解决方案。


技术实现要素：

5.本发明的目的在于提供一种集成电路芯片的可测性电路，以解决上述背景技术中提出的问题。
6.为实现上述目的，本发明提供如下技术方案：
7.一种集成电路芯片的可测性电路，包括计数和设置器、信号多路选择器、信号锁存器和输出多路选择器，
8.所述计数和设置器，与信号多路选择器连接，用于选择信号多路选择器的指定的输入信号；
9.所述信号多路选择器，用于根据计数和设置器输出的选择信号，来选择需要观测的信号，并将该信号送入信号锁存器和输出多路选择器；
10.所述信号锁存器，用于锁存信号多路选择器选出的观测信号，并送给输出多路选择器；
11.所述输出多路选择器，连接sel0和sel1两个选择信号，通过sel0和sel1两个选择信号，选择信号多路选择器输出的信号直接输出或者锁存后输出，或选择正常模式下的输出信号；
12.作为本发明的进一步技术方案：所述计数和设置器根据计数使能信号和置位使能信号，锁存指定的选择信号或者从0到最大计数值进行计数得到选择信号。
13.作为本发明的进一步技术方案：所述输出多路选择器的输出端还连接数字输出模块。
14.作为本发明的进一步技术方案：所述数字输出模块将输出多路选择器选出的信号处理后输出到pad端口。
15.作为本发明的进一步技术方案：所述计数和设置器连接有信号set_en和信号cnt_en，信号set_en为1时为置位功能，此时不论信号cnt_en为何值，其将输入的7位信号a[6:0]置位到计数器中，使输出s[6:0]＝a[6:0]。
[0016]
作为本发明的进一步技术方案：当信号cnt_en为1时，计数和设置器进行0～最大计数值之间的连续计数功能，计数到最大值后进行绕回操作，即连续进行0～最大计数值的计数功能。
[0017]
作为本发明的进一步技术方案：所述数字输出模块为输出io模块。
[0018]
与现有技术相比，本发明的有益效果是：
[0019]
本发明的用于数模混合芯片的可测性电路，能够方便、快捷的观测芯片中数模混合接口信号，并提供实时监控正常工作模式下的芯片内部信号。通过使用时分复用的方法，实现数模混合芯片中，对重要模数接口信号和数字信号的观测，对芯片在应用开发过程中，尤其是mcu类芯片应用工程师开发应用软件设计调试过程中，起到非常重要的作用。
附图说明
[0020]
图1是本发明的电路结构方框图。
[0021]
图2是本发明的一个不同配置时波形图。
[0022]
图3是图2波形第一部分的放大图。
具体实施方式
[0023]
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0024]
实施例1，如图1-3所示，一种集成电路芯片的可测性电路，包括：计数和设置器、信号多路选择器、信号锁存器(图1中reg)和输出多路选择器；
[0025]
计数和设置器根据计数使能信号和置位使能信号，锁存指定的选择信号或者从0到最大计数值进行计数得到选择信号。用于选择信号多路选择器的指定的输入信号。
[0026]
信号多路选择器用于根据计数和设置器输出的选择信号，来选择需要观测的信号，并将该信号送入信号锁存器和输出多路选择器。
[0027]
信号锁存器用于锁存信号多路选择器选出的观测信号，并送给输出多路选择器。
[0028]
输出多路选择器通过sel0和sel1两个选择信号，可以选择信号多路选择器输出的信号直接输出或者锁存后输出，也可以选择正常模式下的输出信号。
[0029]
数字输出模块将输出多路选择器选出的信号处理后输出到pad端口。
[0030]
实施例2，在实施例1的基础上，数字输出模块可为一个标准的输出io模块。
[0031]
工作原理如下：
[0032]
本发明中的计数和设置器，可以实现置位和计数功能。图1中set_en为1时为置位功能，此时不论cnt_en为何值，其将输入的7位信号a[6:0]置位到计数器中，使输出s[6:0]＝a[6:0]。该功能用于直接选定某个信号进行输出观测。
[0033]
图1中cnt_en为1时，计数和设置器进行0～最大计数值之间的连续计数功能，计数到最大值后进行绕回操作，即连续进行0～最大计数值的计数功能。该功能用于将所有信号的按序连续输出。
[0034]
set_en和cnt_en均为0时，计数和设置器保持此前的位值置或计数值，维持不变。
[0035]
本发明中的信号多路选择器，是一个采用数字标准单元实现的模块，其输出信号为选出的观测信号d_sel。一个具体的信号多路选择器，可包括7个选择信号s0-s6，128个内部信号；其中s0-s6这7个选择信号来自计数和设置器的输出。而128个内部信号，做如下分配，前8个信号，即d0-d7，固定为10101010(aa)，为起始码；最后8个信号d120-d127,固定为11110000(f0)，为结束码；中间的112个信号为内部电路的关键信号，如模拟模块和数字模块接口信号、外部输入pad信号、内部数字信号关键信号等需要测试和观测信号。这样配置的目的是在cnt_en为1时，在将所有内部待观测信号的按序连续输出时，有连续输出信号的头码(aa)和尾码(f0)，方便定位关键信号的时序位置。
[0036]
信号锁存器的输入是信号多路选择器选出的观测信号d_sel，该模块可以用一个寄存器来实现，其锁存后的输出，送给输出多路选择器。信号锁存器用于将信号多路选择器选出的观测信号进行一次信号采样校正的,得到锁存后信号d_sel_reg，能使pad端口观测到的信号脉冲宽度保持一致，避免多路选择信号选择切换时的毛刺信号送到pad端口。
[0037]
输出多路选择器通过sel0和sel1两个选择信号，可以选择信号多路选择器输出的信号直接输出d_sel或者锁存后输出d_sel_reg，也可以选择正常模式下的输出信号out_signal。
[0038]
结合计数和设置器的控制信号，输出多路选择器最终的输出情况如下表。表中x表示0和1均可以，即无关项。
[0039]
表1：输出多路选择器最终的输出信号表；
[0040]
[0041][0042]
其中，set_en和cnt_en均为0时，计数和设置器的输出保持不变，由前一状态值确定。
[0043]
通过输出多路选择器，可以将待测或观测信号，通过正常功能下空闲pad管脚进行输出，最大程度减少了因可测性要求增加的pad资源。
[0044]
数字输出模块将输出多路选择器选出的信号处理后输出到pad端口。该模块可为一个标准的输出io模块。
[0045]
图2和图3分别是两个工作波形。其中图2中，第一部分是配置为0110，所有内部待观测信号的按序连续锁存输出,d_sel_reg；第二部分是配置为1010，指定选择信号的锁存输出,d_sel_reg；第三部分是配置为1000，正常模式下的输出信号配置,输出out_signal。
[0046]
图3是针对图2中第一部分的放大波形，可以看出pad波形跟随内部待观测信号的按序连续锁存输出d_sel_reg；可以看到起始码aa和结束码f0，以及中间信号输出。
[0047]
本发明的用于数模混合芯片的可测性电路，能够方便、快捷的观测芯片中数模混合接口信号，并提供实时监控正常工作模式下的芯片内部信号。通过使用时分复用的方法，实现数模混合芯片中，对重要模数接口信号和数字信号的观测，对芯片在应用开发过程中，尤其是mcu类芯片应用工程师开发应用软件设计调试过程中，起到非常重要的作用。
[0048]
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。
[0049]
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。