专利名称:逻辑电路易测设计方法
本发明属于电路测试领域，确切地说是大规模和超大规模集成电路、插件板易测设计方法的改进。
由于逻辑电路集成度的不断提高，集成电路内部所包含的电路越来越复杂，使插件板和集成电路本身的测试越来越困难，成本也越来越高。
现时国外采用的易测设计方法没有理论根据，只是凭经验定出一套规则，然后按规则人工机械地修改电路，增设硬件，由此使增设的硬件在20%以上，而且对逻辑设计强加许多限制，并要占用三条以上的引出线。美国的IBM公司提出了LSSD(Level-Sensitive Scan Design)方法，这种方法由于置初态和观测结果要通过大量串行移位完成，所以测试模式(PATTERN)大量增加，降低了测试效率，并且使制造这类测试仪器困难大为增加。
为了寻求新的易测设计方法也称可测性设计方法的理论根据，本发明人于1978年4月在《电子计算机技术》第一期首次发表了“加权法”的理论，其正确性已经得到世界的公认。在该文中详细讨论了可测性的原理和改善方法。1980年7月在《电子信息技术》上发表了“加权法”实验结果，证明效果显著。在“加权法”公开发表后的次年，美国南加州大学M·A·布鲁尔(Breuer)教授发表了“数字电路自动测试的新概念”(译文发表在《计算机工程与应用》1981年12期上)。其主要内容和“加权法”几乎一样，不久美国学者戈尔茨坦(Goldstein)又成功地应用于可测性设计，但没有介绍增设硬件的方法，目前尚未检索到国外有关的专利文献。
本发明根据“加权法”中提出的可测性原理，提出一种增设硬件的方法，使逻辑电路更容易测试，从而降低测试成本，可用于大规模集成电路和超大规模集成电路、插件板的易测设计。
本发明的原理是根据“加权法”提出的方法在逻辑电路中增设“与”门、“或”门、观测线和控制线。然后在电路中增设一个全用“与”门，也可以是“或”门构成的树型网络，通称收集树。其中每条输入线将与增设的观测线连接。这样由至少一个“与”门(或者是“或”门)至少二条输入线和一条树根就构成了一个收集树。根据“加权法”的原理可知，收集树本身的可测性比电路的其它部分好，而且所有观测线上的状态都可以通过树根毫无困难地观测到，可以说不管增设多少观测线都只要占用电路(或插件板)的一条引出线就可以达到目的。
为了给增设的控制线提供所需的控制信号，还要根据增设的控制线多少设置一个寄存器或寄存器堆，寄存器可以由一个触发器(如，D型触发器)构成也可以是由多个触发器构成寄存器堆再加打入脉冲线组成。而寄存器或寄存器堆的底层寄存器的数据输入端分别与原电路输入数据通路中的一条线连接，而寄存器或寄存器堆的每个触发器正输出端或负输出端与一条控制线连接。打入脉冲线将作为电路的一条新输入线占用一条引出线。所有控制线上所需要的状态可以很容易地从寄存器(堆)得到。不管增设多少控制线都不占用电路或插件板的引出线，实际上仅寄存器(堆)的打入脉冲线需占用一条引出线。
当要增设一个寄存器堆时，还要增设一些输出合併电路，而只需增设一个寄存器时，不必增设输出合併电路。其目的是使寄存器堆本身的故障容易检测。这种由“与”门、“或”门、反向门和输出选通线构成的输出合併电路，其一条输入线与所说的寄存器堆最高层寄存器中触发器的输出端结合，在输出合併电路控制下使寄存器堆的最高输出端可直接被观测。输出合併电路中的输出选通线最好占用一条引出线，也可借用寄存器(堆)的打入脉冲线。
图1 收集树网络示意图图2 寄存器堆示意图图3 输出合併电路图4 易测设计示例总结构图从图1可见〔6a〕〔6b〕〔6e〕是“与”门或者是“或”门，为简单明瞭，这里假定采用扇入能力为2的“与”门构成，电路中仅增设了四条观测线，因此收集树仅需四条输入线〔1〕〔2〕〔3〕〔4〕。〔5〕是收集树树根，将作为电路的一条新输出线占用一条引出线。实际应用时，收集树的高、低和大、小取决于增加观测线的多少以及采用的“与”门或“或”门的扇入能力。
从图2可见，这里先假定电路中增设了四条控制线，而且电路中的数据通路宽度为2，选用D型触发器构成寄存器堆，其中〔7a〕〔7b〕〔7c〕〔7d〕是D型触发器，〔8a〕〔9a〕〔10a〕〔11a〕是触发器的负输出端，〔8b〕〔9b〕〔10b〕〔11b〕是触发器的正输出端，〔12〕是打入脉冲线，〔13〕〔14〕是原电路输入数据通路中的两条线。电路正常工作之前，寄存器堆应全置为1状态(即负输出端为低电平、正输出端为高电平)，当收集树由“或”门构成，并且按相应方法连接时，电路正常工作之前，寄存器堆应全置0状态。实际应用时，是否采用寄存器堆要取决于增设的控制线多少和电路的数据通路的宽度。当必须采用寄存器堆时，寄存器堆的宽度和层数还依赖原电路中可与寄存器堆最高层输出端合併的输出线的多少。
图3所示的本发明的输出合併电路是一个实际可用的逻辑电路图，〔17〕〔18〕是电路原来连接的一条输出线，〔15〕是连接寄存器堆最高层寄存器中一个触发器的正输出端〔8b〕或〔9b〕，也可以是负输出端〔8a〕或〔9a〕的线
，〔19a〕是“或”门，〔19b〕〔19C〕是“与”门，〔20〕是反向门，〔16〕是所有输出合併电路的输出选通线占用一条引出线。如果测试生成程序处理能力强，〔16〕线可借用寄存器(堆)的打入脉冲线〔12〕，这样〔16〕线可不占用引出线。当〔16〕线为高电平时，〔15〕被选通输出，当〔16〕线为低电平时，〔17〕被选通输出，因此电路正常工作时应维持低电平。在实际应用时可根据具体情况设计各种各样但具有相同功能的输出合併电路。
本发明的一个具体实施例是如图4的电路图。首先假定电路的数据通路的宽度为2，增设了三个“或”门〔21a〕〔21b〕〔21c〕和一个“与”门〔22〕。增设四条观测线〔23〕〔24〕〔25〕〔26〕及四条控制线〔27〕〔28〕〔29〕〔30〕这里收集树是用扇入能力为2的“与”门〔31a〕〔31b〕〔31c〕构成(相当图1中的〔6a〕〔6b〕〔6c〕)〔32〕线为树根(相当图1中的〔5〕)，收集树的输入线〔33〕〔34〕〔35〕分别与观测线〔23〕〔25〕〔26〕相连，而输入线〔36〕与观测线〔24〕之间必须串联一个反向门〔22a〕，因为观测线〔24〕是从增设的“与”门〔22〕的输出线〔37〕上引出的。如果收集树是用“或”门构成，则上面的处理正好相反。
〔38〕〔39〕，〔40〕〔41〕，〔42〕〔43〕，〔44〕〔45〕四对线，是原来电路中直接相连的四条内部线，如果收集树的一条输入线是从增设的“与”门输出线上引出的观测线，则此观测线要串联一个反向门后才作为收集树的输入。反之如果收集树是用“或”门构成，则由增设的“或”门输出端引出的观测线要串接一个反向门。
本实施例寄存器堆为2层，宽度为2，由四个D型触发器构成即〔49a〕〔49b〕〔49c〕〔49d〕，(相当于图2中〔7a〕〔7b〕〔7c〕〔7d〕，〔46〕是打入脉冲线，〔47〕〔48〕是电路的数据通路，用“与”门构成收集树，寄存器堆中每个触发器正输出端〔50b〕〔52b〕〔53b〕分别与控制“或”门〔21a〕〔21b〕〔21c〕的控制线〔27〕〔29〕〔30〕连接。负输出端〔51a〕与一条控制“与”门〔22〕的控制线〔28〕连接。
〔57〕是两个输出合併电路的控制线(相当于图3中的〔16〕，〔54〕〔55〕，〔58〕〔59〕是电路中原来直接相连的两条输出线，〔56a〕〔56b〕分别与寄存器堆最高层寄存器中的触发器〔49a〕〔49b〕的负输出端〔50a〕，〔51a〕相连(也可以是正输出端)，〔60〕是反向门〔61a〕〔61b〕是“与”门，〔62〕是“或”门。要注意一个触发器的两个输出端不能都与控制线连接。如果用“或”门构成收集树，则连接方法正好相反。寄存器或寄存器堆的底层寄存器的每条数据输入端分别与原电路的输入数据通路中的一条线连接。与寄存器堆中同一层寄存器的输出端相连接的控制线相对应的观测线最好与收集树中同一个“与”门的输入线相连。图4连接方法是最佳组合。
本发明由于建立在“加权法”的理论基础上，增设的硬件可以明显地提高测试生成程序的效率，并且整个易测设计过程可在计算机上自动完成，其步骤是，首先自动或人机交互确定增设硬件的位置和门的类型，然后自动检验增设的硬件的效果，并根据效果好坏取舍本次增设的硬件，重复上述过程直至达到满意的检测率为止。最后增设收集树，寄存器(堆)以及输出合併电路，并按上述方法(图4)连接。
本发明一般可以保证增设的硬件不超过10%。还有如下优点对逻辑设计不加任何限制，至多占用三条引出线，置初态是并行移入，观测结果不用移位，因而只会少量增加模式，并不要求测试仪增加新部件。
权利要求
1.在逻辑电路中增设“与”门、“或”门、观测线和控制线的易测设计方法(也称可测性设计方法)，其特征在于在电路中增设由“与”门[6]也可以是“或”门和输入线[1]，[2]，[3]，[4]、树根[5]构成的收集树，由触发器[7a]，[7b]，[7c]，[7d]、打入脉冲线[12]构成的寄存器或寄存器堆、由“或”门[19a]、“与”门[19b]，[19c]、反向门[20]和输出选通线[16]构成的输出合併电路三者组合，使其在电路中最多占用三条引出线。
2.根据权利要求
1所说的逻辑电路易测设计方法，其特征在于所说的收集树是由至少一个“与”门，也可以是“或”门和至少二条输入线及一条树根组成，所说的输入线与观测线连接，所说的树根作为电路的一条新的输出线占用一条引出线。
3.根据权利要求
1所说的逻辑电路易测设计方法，其特征在于所说的寄存器可以是一个触发器构成，也可以是由多个触发器构成寄存器堆。而寄存器或寄存器堆的底层寄存器的数据输入端分别与原电路输入数据通路中的一条线连接，而寄存器或寄存器堆的每个触发器正输出端或负输出端与一条控制线连接，所说的打入脉冲线占用一条引出线。
4.根据权利要求
1所说的逻辑电路易测设计方法，其特征在于所说的由“与”门、“或”门、反向门和输出选通线构成的输出合併电路，其一条输入线与所说的寄存器堆最高层寄存器中触发器的输出端结合，所说的输出选通线可以占用一条引出线，也可以不占用引出线。
5.根据权利要求
1，4所说的逻辑电路易测设计方法，其特征在于所说的输出合併电路可以不设也可以设置多个。
专利摘要
本发明提供一种增设硬件的方法，使逻辑电路更容易测试并降低测试成本。可用于大规模和超大规模集成电路及插件板的易测设计。本发明提出在电路中增设“与”门，“或”门观测线和控制线来改善电路的可测性，然后再增设收集树、寄存器堆、和输出合并电路使观测线的可观测性和控制线的可控制性不降低，同时使所增加的硬件本身的易测性不低于增设硬件后整个电路的易测性，并且至多占用3条引出线。
文档编号G01R31/26GK85104808SQ85104808
公开日1986年7月16日 申请日期1985年6月24日
发明者朱昌衔 申请人:朱昌衔导出引文BiBTeX, EndNote, RefMan