专利名称：逻辑电路和半导体集成电路的制作方法
技术领域：
本发明涉及一种估算数字信号之中的延迟关系和延迟时间的逻辑电路。
背景技术：
近年来，形成在单晶硅衬底上的集成电路在规模和频率上已经有了非常显著的进步。在这样的逻辑电路中，控制时钟信号延迟等等的变化是很重要的，这是由于频率特性根据更多的变化会下降，其可能在某些情况下导致产生故障。因此，在传统的设计中，集成电路被分成区域，以使得延迟的变化不会产生问题，并且可以通过仿真精确地估算出输入到每个区域的信号之间延迟的变化。
此外，近些年来正在改进在玻璃衬底上形成薄膜晶体管(下文中称作TFT)的技术，并且积极地发展在玻璃衬底上形成集成电路的技术。但是，TFT在特性上有更多变化，并且与在单晶硅衬底上形成的晶体管相比占用了更大的面积。由于这些特性导致增加了信号中延迟的变化，所以形成在玻璃衬底上的集成电路的问题是，很难改进运行速度和产量。在这样的集成电路中，更重要的是要精确地估算出时钟信号等的延迟时间。
发明内容
通过结合附图阅读下面的详细说明将使本发明的这些和其它目的、特征和优点变得更明显。
为了在设计阶段精确地估算集成电路中的延迟时间，使实际测量和仿真之间每个晶体管的特性、逻辑门的延迟时间、布线延迟时间以及类似特性相匹配是很重要的。通常利用由单个的晶体管、逻辑门等形成的TEG(测试基本组)来大致估算实际测量。
但是，大量逻辑门和布线的延迟时间总和导致了延迟发生变化，而这种延迟的变化是集成电路中的问题。因此，在许多种情况下，仅使每个门电平相匹配是不够的。
作为前述问题的一种措施，一种有效的方法是在逐个芯片基础上进行验证。也就是说，通过在逐个芯片基础上进行验证，包括逻辑门和布线的延迟时间的实际内部信号可以用于进行匹配。因此，可以提高匹配的效率和精确度。
但是，传统的是，逐个芯片基础上的验证并没有充分地进行。这是因为很难高精度地测量芯片中内部信号的延迟的变化。
作为测量内部信号的延迟的方法，一种方法是在要进行测量的位置提供电极极焊盘，并用探测器直接进行测量。但是，很难进行精确的估算，这是因为多层的布线和精细度，以及如寄生电容、寄生电阻和取决于测量环境的噪声这些附加不确定因素所带来的困难。因此，优选的是，包含一些用于估算的专用电路，但是，困难的是估算其时间标度远小于集成电路的基时钟的延迟时间。这就是传统上逐个芯片基础上的验证没有充分进行的原因。
本发明就是考虑到前述问题而提出的。本发明提供了一种用于估算比基时钟更短的延迟时间的电路。此外，通过包含这样的电路，可以提供能够估算实际集成电路中内部信号的延迟变化的集成电路。因此，通过设计技术的提高，可以在逐个芯片基础上验证仿真的匹配性，并可以改善集成电路的特性。
在许多情况下，集成电路根据单一时钟(称作基时钟)在寄存器之间传送数据。在这种情况下，可以由逻辑电路识别的最短时间标度是数字信号保持一个值的最短时间段，该最短时间段通常是基时钟的脉冲宽度(半周期)。为了识别更短时间标度的延迟的变化，本发明的逻辑电路具有下面的功能。
根据本发明的延迟识别电路，输入作为一对具有时间差的数字信号的第一信号和第二信号，并在第一信号相比第二信号发生延迟的情况下和第二信号相比第一信号发生延迟的情况下，输出具有不同的脉冲数量的数字信号。
此外，本发明在时间差等于或小于第一信号或第二信号保持一个值的时间段的情况下也是有效的。
此外，本发明在当输入信号与时钟信号同步时，时间差等于或小于时钟信号的半周期的情况下也是有效的。
也就是说，根据本发明，通过数字信号输出，特别是通过输出信号的脉冲数量来识别细微的延迟时间。
参考图1A、1B、1C、1D和1E来描述延迟识别电路的这些功能。图1A是延迟识别电路101的方框图，其具有输入信号in1、in2和输出信号out。图1B和1C是示出了延迟识别电路101的功能的示意图，其描述出了在输入信号in1和in2为脉冲信号时，输出信号out是如何出现的。也就是说，延迟识别电路101在输入信号in2相比输入信号in1发生延迟时输出脉冲，在输入信号in1相比输入信号in2发生延迟时不输出脉冲。同样地，当输入信号in1和in2为时钟信号时，如图1D和1E所示，延迟识别电路101的输出信号out出现。
例如，图1E中，输入信号in1相比输入信号in2延迟了一个正时间段，该正时间段被表示为时间段102。
根据图1D和1E中所示的本发明延迟识别电路的另一种模式，在第一信号相比第二信号发生延迟时，输出具有与第一信号或第二信号所具有的一样多的脉冲数量的数字信号，而在第二信号相比第一信号发生延迟时，输出没有脉冲的数字信号。
不用说，可以转换前述输入信号的延迟关系。根据本发明延迟识别电路的另一种模式，在第二信号相比第一信号发生延迟的情况下，输出具有与第一信号或第二信号一样多的脉冲数量的数字信号，而在第一信号相比第二信号发生延迟的情况下，输出没有脉冲的数字信号。
通过这种电路，可以识别出输入信号in1或in2中哪一个的延迟比另一个更大。
接下来，描述延迟识别电路的电路结构。本发明的延迟识别电路使用了不与基时钟同步的存储电路，为了识别出信号中细微的延迟时间，通常是锁存电路。这些特征将在下面描述。
根据本发明的延迟识别电路，在第一信号为低(Low)且第二信号为高(High)的时间段内，或在第一信号为低且第二信号为高的时间段内，通过至少利用在该时间段期间的第一信号和第二信号、以及紧接在该时间段之前的第一信号和第二信号的逻辑操作，来产生数字输出信号。
本发明的延迟识别电路包括包含存储电路(通常是锁存电路)的第一逻辑电路和第二逻辑电路，该第一逻辑电路在第一信号为低且第二信号为高的时间段内，或在第一信号为高且第二信号为低的时间段内处于保持状态，该第二逻辑电路被输入了第一信号、第二信号和第一逻辑电路的输出信号，并产生数字输出信号。
也就是说，提供了存储电路，用来紧接在第一信号为低且第二信号为高的时间段、或者第一信号为高且第二信号为低的时间段之前存储数据。
图2A是本发明的延迟识别电路的方框电路图。图2A中，延迟识别电路203包括包含锁存电路的逻辑电路201和逻辑电路202，并且延迟识别电路203被输入信号in1和in2并输出信号out。
例如，为了实现图2B和2C中所示的功能，优选的是，仅在信号in1和in2分别为低和高的时间段内输出高，且紧接在它们之前的信号in1和in2都为低。结果，可以得到图2B和2C所示的时序图。
可选择地，也可以这样实现这种功能，即仅在信号in1和in2分别为高和低的时间段内输出高，且紧接在它们之前的信号in1和in2都为高。结果，可以得到图2C和2D所示的时序图。
不用说，第一和第二信号之间的关系可以是相反的。可以仅在信号in2和in1分别为低和高的时间段内输出高，且紧接在它们之前的信号in1和in2都为低，或者可以仅在信号in和in1分别为高和低的时间段内输出高，且紧接在它们之前信号in1和in2都为高。这样，当信号in1相比信号in2发生延迟时输出脉冲。不管可能会是哪种情况，都可以识别出延迟关系。
为了得到数字信号，优选的是将输出信号out连接到不与基时钟同步的锁存电路或计数器。图2A到2D中，输出信号out的脉冲宽度比输入信号保持一个值的最短时间段更短。因此，重要的是，为了识别出短脉冲，不与基时钟同步的电路连接在输出信号out的下游。
根据前面提到的连接方式，在没有对锁存器(初始值处于复位状态)进行设置或计数器的值(初始值为零)为零的情况下，输入信号in2相比输入信号in1发生延迟，而在对锁存器进行了设置或计数器的值是一或更大的情况下，输入信号in1相比输入信号in2发生延迟。注意，计数器的值对应于数字信号的脉冲数量。
图2B到2D中所示的时序图只是一些例子，而不是实现本发明的延迟识别电路的唯一方法。本发明提供了一种逻辑电路，该逻辑电路通过利用输入信号以及在它们之前输入的信号的数据，将延迟的变化提取到数字信号中，而该延迟的时间标度比信号保持一个值的最短时间段要短。
以这种方式，形成了本发明的延迟识别电路，在该电路中可以通过数字信号识别延迟的变化。
前面提到的延迟识别电路识别出了两个信号中的哪一个相比另一个发生延迟。为了在逐个芯片基础上验证延迟的变化，优选的是可以定量地估算出信号之间的延迟时间。
通过延迟识别电路以及能够设定延迟时间的延迟电路，可以形成用于定量地估算两个数字信号之间时间差的逻辑电路(下文中称作延迟时间估算电路)。
也就是说，本发明的延迟时间估算电路被输入以作为一对具有时间差的数字信号的第一和第二信号，包括第一延迟电路、第二延迟电路以及延迟识别电路，其中第一延迟电路被输入以该第一信号、输出第四信号且能够设定延迟时间，第二延迟电路被输入以该第二信号、输出第五信号并能够设定延迟时间，延迟识别电路被输入以第四和第五信号，并输出延迟识别电路的输出信号(第三信号)。
图3A和3B示出了本发明的延迟时间估算电路的方框图和工作过程。图3A中，延迟时间估算电路304包括延迟电路301和302，以及延迟识别电路303。延迟电路301能够通过信号set1设定延迟时间，并被输入以输入信号in1。此外，延迟电路302能够通过信号set2设定延迟时间，并被输入以信号in2。延迟电路301和302的输出信号被连接到延迟识别电路303。
图3B示出了图3A中所示的电路的功能。图3B中，时间δ是输入信号in2相对于输入信号in1的延迟时间，时间δ1是由延迟电路301产生的延迟时间，时间δ2是由延迟电路302产生的延迟时间。如图3B所示，当满足δ1-δ2＞δ时，延迟时间估算电路输出脉冲，而当满足δ1-δ2＜δ时不输出脉冲。因此，通过切换δ1和δ2的设定，并识别输出信号out脉冲的存在，可以估算延迟时间δ。
特别是，如果在输出信号out产生脉冲的过渡点处，延迟电路301和302的设定值分别为δ1*和δ2*，那么延迟时间δ可以估算为δ＝δ1*-δ2*。
如上所述，可以形成本发明的延迟时间估算电路，并且可以定量地估算出延迟的变化，而该延迟变化比每个信号保持一个值的最短时间段要短。
通过包含本发明的延迟识别电路或延迟时间估算电路，可以估算集成电路中内部信号的延迟变化。结果，可以在逐个芯片基础上验证延迟的变化，而这样可以通过提高设计技术来提高芯片的特性。
通过利用本发明的延迟识别电路或延迟时间估算电路，可以在集成电路中有效地估算最佳的延迟时间，该集成电路能够设定时钟信号和其它控制信号的延迟时间。
可以在单晶硅衬底、玻璃衬底或塑料衬底上形成应用本发明的逻辑电路。特别是，当在玻璃衬底或塑料衬底上形成逻辑电路时本发明是很有效的，其中玻璃衬底或塑料衬底的特性变化很大，芯片面积很大，并且在设计阶段很难估算信号中延迟的变化。
通过利用本发明的延迟识别电路或延迟时间估算电路，可以定量地估算延迟时间，该延迟时间比信号保持一个值的最短时间段要短。结果，可以在逐个芯片基础上高精度地验证时钟信号和其它控制信号的延迟变化。因此，可以更高精度地使实际测量和仿真相匹配，最终实现更精确的设计并改进芯片特性。
图1A是本发明延迟识别电路的方框图，图1B到1E是示出了其工作过程的示意图。
图2A是本发明延迟识别电路的方框图，图2B到2D是其时序图。
图3A是本发明延迟时间估算电路的方框图，图3B是其时序图。
图4A是本发明延迟识别电路的方框图，图4B和4C是其时序图。
图5A是本发明延迟识别电路的方框图，图5B和5C是其时序图。
图6是本发明延迟时间估算电路的方框图。
图7是包括本发明延迟时间估算电路的集成电路的方框图。
图8A和8B分别是本发明延迟识别电路和延迟时间估算电路的方框图。
图9是能够设定延迟时间的本发明延迟电路的方框图。
图10是能够设定延迟时间的本发明延迟电路的方框图。
图11是本发明延迟时间估算电路的方框图。
图12A和12B是本发明延迟识别电路的时序图。
图13A和13B是包括本发明延迟时间估算电路的CPU的方框图。
图14A到14E是作为例子使用本发明延迟识别电路的电子设备的示意图。
具体实施例方式
本申请基于2003年7月31日在日本专利局申请的日本专利申请No.2003-284307，其全文作为参考被包含在本文中。
实施方式1参考图4A、4B和4C描述了本发明的延迟识别电路的典型电路结构和工作过程。图4A是延迟识别电路的电路结构的一个例子，其中延迟识别电路401包括包含锁存电路的逻辑电路402和逻辑电路404。包括锁存电路的逻辑电路402是通过利用NOR门的RS锁存电路403和具有两个输入的NOR电路形成的，而逻辑电路404是通过反相器以及具有三个输入的NOR电路形成的。
图4B和4C是时序图。如图所示，在输入信号in2相比输入信号in1发生延迟时，输出信号out输出脉冲，而在输入信号in1相比输入信号in2发生延迟时，不输出脉冲。
简要地描述图4A中所示电路的工作过程。根据逻辑电路404的结构，在信号in1为低且信号in2为高的情况下，输出信号out为高。也就是说，除图4B和4C所示的时间段405或406外，输出信号out均为低。此外，在信号in1和in2具有不同电平的时间段内信号c为低的情况下，输出信号out为高。
在输入信号in1和in2都为低，以及在输入信号in1为高的情况下，包括RS锁存电路403的逻辑电路402的输出信号c为高。在其它情况下，值保持不变。在图4B和4C所示的时序图中，在信号in1和in2都为低的时间段内、以及在值保持的时间段406内，信号c为高。
如上所述，输出信号out仅在时间段406内为高。因此，可以得到图4B和4C中所示的时序图。
在前述工作过程中，在时间段406内锁存电路保持一个值。紧接在时间段406之前的输入信号的值反映到锁存电路的输出信号c。
实施方式2参考图5A、5B和5C描述了本发明的延迟识别电路的一种典型结构和工作过程。图5A中所示的延迟识别电路504包括延迟识别电路501，其具有作为输入的信号in1和in2；逻辑门502，其被输入以延迟识别电路501的输出(o1)和Hold信号；和计数器503，其连接到逻辑门502的输出。计数器503的值作为输出信号out被输出。此外，Reset信号被输入到计数器503。根据这种结构，延迟识别电路501的输出仅在Hold信号为低时才被输入到计数器503，从而控制信号比较的时间段。当Reset信号为高时，计数器503复位到零。
首先，计数器503通过该电路中的Reset信号被复位到零。其后，Hold信号在特定时间段(称为采样时间段)内被置为低，其中对从延迟识别电路501输出的脉冲数量进行计数，以对输入信号in1和in2的延迟进行比较。
更具体地，图5B中示出了其中输入信号in2相比输入信号in1发生了延迟的时序图，而图5C中示出了其中输入信号in1相比输入信号in2发生了延迟的时序图。
图5B中，输入信号in2相比输入信号in1发生了延迟，因此，延迟识别电路501不输出脉冲，计数器503的值保持为零。另一方面，图5C中，输入信号in1相比输入信号in2发生了延迟，因此延迟识别电路501输出脉冲，并且在计数器503中设置在采样时间段期间输入的信号脉冲数量。通过读出计数器503的值，输入信号in1和in2的延迟关系被识别为数字信号。
实施方式3现在描述用于本发明的延迟时间估算电路的典型结构和估算方法。图6中所示的延迟时间估算电路606包括延迟电路601和602、图1A中所示的延迟识别电路603、逻辑门604和计数器605。延迟电路601可以通过信号set1设定延迟时间，并被输入以信号in1。延迟电路602可以通过信号set2设定延迟时间，并被输入以信号in2。延迟电路601和602的输出信号输入到延迟识别电路603，并且延迟识别电路603的输出信号和Hold信号输入到逻辑门604。逻辑门604的输出和Reset信号连接到计数器605。计数器605的值作为输出信号out被输出。
描述图6中所示的电路工作的方法。首先，利用信号set1和set2分别将延迟电路601和602的延迟时间设定为δ1和δ2。利用Reset信号将计数器605复位到零。其后，Hold信号在特定时间段(被称为采样时间段)内被置为低，其中对从延迟识别电路603输出的脉冲数量进行计数，以对信号之间的延迟进行比较，其中，分别将延迟时间δ1和δ2加到了输入信号in1和in2上。
例如，如果信号in1相对于信号in2的延迟时间为δ，当满足δ2＜δ+δ1时，由于输入了信号in1的延迟电路的输出信号相比输入了信号in2的延迟电路的输出信号发生了延迟，所以与图5C中所示的时序图类似，在计数器605中设置采样时间段内输入的的脉冲数量。另一方面，当满足δ2＞δ+δ1时，由于输入了信号in2的延迟电路的输出信号相比输入了输入信号in1的延迟电路的输出信号发生了延迟，所以与图5B中所示的时序图类似，计数器605的值保持为零。
因此，通过观察计数器605的值在零或者通过改变δ1和δ2的设定而在采样时间段内输入的脉冲数量之间的转变点，可以估算延迟时间δ。实际上，当延迟时间变得几乎和延迟时间估算电路606中逻辑门的延迟时间一样长时，计数器605的值可以具有在零和在采样时间段内输入的脉冲数量之间的中间值。例如，为了估算满足δm＜δ＜δM的信号in1相对于信号in2的延迟时间δ，可估算通过δ2-δ1得到的计数器605的最小值δm，以及通过δ2-δ1得到的计数器605的最大值δM，其中δm等于或小于在采样时间段内输入的脉冲数量的一半，δM等于或大于在采样时间段内输入的脉冲数量。
以这种方式，可以形成本发明的延迟时间估算电路，借此可以定量地估算出输入信号之间延迟的细微变化。
实施方式4描述包含本发明延迟时间估算电路的集成电路和用于估算延迟变化的方法。
作为集成电路，建议了由时钟产生电路和多个块形成的集成电路，并且描述了估算相邻块之间输入的内部时钟信号之间延迟的变化的例子。
图7中所示的方框图是结合延迟识别电路的集成电路的其中一种模式。图7中，集成电路710包括时钟产生电路701，块705、706和707，以及延迟时间估算电路708和709。分别将时钟产生电路701中产生的内部时钟信号702、703和704提供给块705、706和707。此外，内部时钟信号702和703，以及内部时钟信号703和704分别输入到延迟时间估算电路708和709，在芯片的外部可以得到输出信号。
通过前述结构，可以通过延迟时间估算电路708估算提供给块705和706的内部时钟信号之间延迟的变化，并且可以通过延迟时间估算电路709估算提供给块706和707的内部时钟信号之间延迟的变化。
通过以这种方式估算内部时钟信号之间延迟的变化，可以在逐个芯片基础上验证信号间延迟的变化，并且可以实现更精确的设计。
下文中描述的是本发明的实施例。
实施例1在这个实施例中，作为本发明另一种延迟识别电路和延迟时间估算电路结构的例子，描述互补电路的结构。
图8A示出了利用图1A、3A、5A或6所示的延迟识别电路或延迟时间估算电路其中两个的例子，并通过彼此切换输入信号产生两组输出信号。
例如，当利用图1A中所示的电路作为电路801和802时，在只有信号out1产生脉冲的情况下，信号in1相比信号in2发生延迟，在只有信号out2产生脉冲的情况下，信号in2相比信号in1发生延迟。
此外，在信号out1和out2都不产生脉冲、或者都产生脉冲的情况下，可以假设信号in1相对于信号in2的延迟和构成电路801以及802的逻辑门的延迟时间一样长。因此，与仅利用一个电路的情况相比，可以执行更精确的估算。
图8B示出了另一种结构的例子，该例子实现了与图8A不同的互补功能。图8B中，延迟时间估算电路803是通过延迟电路804和805、以及延迟识别电路806和807形成的。图1A或5A中所示的电路可以用作延迟识别电路806和807。应该注意，与利用图3A和6作为图8A中电路81和802的情况相比，在这种结构的例子中，用于输入相同信号的延迟电路通过延迟识别电路被共享。
实施例2在这个实施例中，参考图9和10描述延迟电路的例子，该延迟电路能够设定延迟时间。
图9中所示的能够设定延迟时间的延迟电路901包括寄存器902、译码器903、选择器904和延迟单元905(1)到905(k)(k是正整数)。延迟单元905(1)到905(k)是分别将信号延迟了延迟时间δ(1)到δ(k)的电路，并且可以通过例如反相器链和类似电路形成。延迟单元905(1)到905(k)以此顺序串联连接到输入信号in。分别是延迟单元905(1)到905(k)的输出信号的输入信号in和信号in(1)到in(k)输入到选择器904。
描述图9中所示的能够设定延迟时间的延迟电路901的工作过程。首先，由set信号对寄存器902进行设置，并且其值输入到译码器903。译码器903对来自寄存器902的输入信号进行译码，并且根据译码器903的输出，具有不同延迟程度的多个信号in以及in(1)到in(k)中的一个通过选择器904被连接到信号out。
以这种方式，可以形成能够通过寄存器选择延迟时间的延迟电路。
图10示出了能够设定延迟时间的延迟电路，其具有与图9不同的结构。图10中所示的能够设定延迟时间的延迟电路1001包括寄存器1002、译码器1003、选择器1004和延迟单元1005(1)到1005(k)。延迟单元1005(1)到1005(k)是分别将信号延迟了延迟时间δ(1)到δ(k)的电路，并且可以通过例如反相器链和类似电路形成。由选择器1004选择的延迟单元串联连接在输入信号in和输出信号out之间。
结果，可以形成这样的延迟电路，其通过由寄存器选择的延迟单元的延迟时间之和来延迟。
实施例3在这个实施例中，描述对由延迟电路产生的延迟时间的变化进行估算的方法。利用本实施例的结构，可以高精度地估算输入信号间的延迟时间，而不会受到延迟电路变化的影响。
图11示出了这种延迟时间估算电路的方框图的例子，它是另外还具有开关1105的图3中所示的延迟时间估算电路，这样以使得没有时间差的信号可以输入到两个延迟电路中。
利用信号线sw1将没有时间差的信号in1输入到延迟电路1102和1103，并识别输入到延迟识别电路1104的信号间的延迟关系，可以相比较地估算延迟电路1102的延迟时间以及延迟电路1103的延迟时间。
然后，通过从利用延迟时间估算电路1101估算的信号in1和in2的延迟时间中去除延迟电路1102和1103变化的影响，可以执行高精度的估算。
在本实施例中描述的是基于图3A的结构例子，但是，具有另一种结构的延迟时间估算电路也可以起到与本实施例类似的功能。
实施例4可以利用不规则的数字信号以及时钟信号执行数字信号中的延迟识别和延迟时间估算。
例如，当如图12A和12B的信号in1和in2所示的不规则的数字信号被输入到延迟识别电路(例如图3A)时，分别输出图12A和12B中所示的信号out。因此，考虑到脉冲的存在和脉冲的数量可以类似于时钟信号估算出不规则的信号。
实施例5描述利用CPU作为集成电路的例子，该集成电路包括本发明的延迟识别电路和延迟时间估算电路。
可以建议图13A中所示的具有块的CPU作为例子。图13A中，CPU1301包括通用寄存器1302、ALU 1303、FPU 1304、加载/存储单元1307、条件分支单元1308、数据控制单元1309、指令分析单元1310、中断控制单元1305、时钟控制单元1306、数据总线I/F 1311、地址总线I/F 1312等等。
图13A中，块1313(1)到1313(3)是本发明的延迟识别电路或延迟时间估算电路，其被输入以不同块的时钟信号(或相应的控制信号)。图13A仅示出了一种例子，通常可以通过在具有信号线作为输入的集成电路中包含本发明的延迟识别电路或延迟时间估算电路来比较信号间的延迟，其延迟关系将被估算出来。
在包含本发明的延迟识别电路的情况下，重要的是抑制延迟时间之间的差，其直到要比较的两个信号被输入到延迟识别电路中才产生。更具体地，优选的是，在一个布局中使要比较的两个点尽可能地靠近。也优选的是，为了抑制电阻和电容，加厚两个点中每个和延迟识别电路之间的布线，加宽布线之间的间距等等。在布线之间有间距的情况下，优选的是，通过缓冲器buf1和buf2得到信号，将延迟比较电路1314设置在两个点A和B间的中心附近，并进行布局，以使由于导线布线产生的电阻R1和R2、以及电容C1和C2变得几乎与图13B中所示的相同。
应该注意，在本实施例中作为例子用CPU来为集成电路，但是，不必说，本发明也可以应用到其它的集成电路中。本发明可以根据应用来应用到功能电路中，如图像处理电路和音频处理电路、存储器、或显示器的驱动器电路等等。
实施例6利用本发明延迟识别电路的电子设备包括摄像机、数字照相机、目镜型显示器(头戴显示器)、导航系统、音频再现设备(汽车音响、音响组合系统和类似设备)、笔记本型个人计算机、游戏机、便携式信息终端(移动计算机、便携式电话、便携式游戏机、电子书和类似装置)、具有记录介质的图像再现设备(特别是，具有能够再现记录介质如数字化多功能光盘(DVD)等，并显示其图像的显示设备的装置)、以及类似设备。图14A到14E中示出了这些电子设备的具体例子。
图14A说明了便携式信息终端，其包括主体2001、显示部分2002、操作键2003、调制解调器2004等等。图14A示出了其调制解调器2004是可拆卸的便携式信息终端，但是，它也可以包含在主体2001中内。通过在便携式信息终端中的信号处理电路中包含本发明的延迟识别电路，可以在设计阶段高精度地考虑内部时钟信号延迟的变化，这样能够提高产量。
图14B示出了便携式电话，其包括主体2101、显示部分2102、音频输入部分2103、音频输出部分2104、操作键2105、外部连接端口2106、天线2107等等。通过在显示部分2102中的黑色背景上显示白色文本，可以抑制便携式电话的电流消耗。通过在便携式电话中的单个处理电路中包含本发明的延迟识别电路，可以在设计阶段高精度地考虑内部时钟信号延迟的变化，这样能够提高产量。
图14C说明了电子卡，其包括主体2201、显示部分2202、连接终端2203等等。通过在电子卡中的单个处理电路中包含本发明的延迟识别电路，可以在设计阶段高精度地考虑内部时钟信号延迟的变化，这样能够提高产量。图14C说明了接触型电子卡，但是，本发明的半导体集成电路可以用在非接触型电子卡或者带有以及不带触点工作的电子卡中。
图14D说明了电子书，其包括主体2301、显示部分2302、操作键2303等等。主体2301中也可以包含调制解调器。通过在电子书中的单个处理电路中包含本发明的延迟识别电路，可以在设计阶段高精度地考虑进内部时钟信号延迟的变化，这样能够提高产量。
图14E说明了个人计算机，其包括主体2401、显示部分2402、键盘2403、触屏板2404、外部连接端口2405、电源插座2406等等。通过在薄板型个人计算机中的单个处理电路中包含本发明的延迟识别电路，可以在设计阶段高精度地考虑进内部时钟信号延迟的变化，这样能够提高产量。
如上所述，本发明的应用范围很广，并且本发明可以用在各种领域的电子设备中。注意，在本实施例中描述的电子设备可以通过实施例1到5中描述的任意一种结构的组合来实现。
尽管已经通过例子参考附图完整地描述了本发明，但可以理解的是，对于本领域的技术人员来说实施各种改变和变型都是很明显的。因此，除非这些改变和变型脱离了下文中所限定的本发明的范围，否则它们都应该包含在本文中。
权利要求
1.一种电路，包括用于输入第一信号和第二信号、并输出第三信号的装置，该第一信号和第二信号是一对具有时间差的数字信号；包括存储电路的第一逻辑电路，该第一逻辑电路在第一信号为低且第二信号为高的时间段内，或者在第一信号为高且第二信号为低的时间段内处于保持状态；和第二逻辑电路，该第二逻辑电路输入第一信号、第二信号、和第一逻辑电路的输出信号，并在第一信号相比第二信号发生延迟的情况下和第二信号相比第一信号发生延迟的情况下之间，产生具有不同的脉冲数量的第三信号。
2.根据权利要求1的电路，其中在第一信号相比第二信号发生延迟的情况和第二信号相比第一信号发生延迟的情况中的一种情况下，第三信号具有与第一信号或第二信号一样多的脉冲，并且其中在另一种情况下，第三信号没有脉冲。
3.根据权利要求1的电路，其中时间差等于或者短于其中第一信号或第二信号保持一个值的时间段。
4.根据权利要求1的电路，其中第一信号和第二信号与时钟信号同步，并且其中时间差等于或者小于时钟信号的半个周期。
5.一种电路，包括用于输入第一信号和第二信号、并输出第三信号的装置，该第一信号和第二信号是一对具有时间差的数字信号；第一延迟电路，该第一延迟电路被输入以第一信号，并能够设定延迟时间以输出第四信号；第二延迟电路，该第二延迟电路被输入以第二信号，并能够设定延迟时间以输出第五信号；和逻辑电路，该逻辑电路被输入以第四信号和第五信号，并产生第三信号。
6.一种半导体集成电路，包括被输入以第一信号和第二信号的逻辑电路，该第一信号和第二信号是一对具有时间差的数字信号，其中在第一信号相比第二信号发生延迟的情况下和第二信号相比第一信号发生延迟的情况之间，逻辑电路输出具有不同的脉冲数量的数字信号。
7.根据权利要求6的半导体集成电路，其中半导体集成电路在玻璃衬底或塑料衬底上形成。
8.一种半导体器件，包括用于输入第一信号和第二信号、并输出第三信号的装置，该第一信号和第二信号是一对具有时间差的数字信号；包括存储电路的第一逻辑电路，该第一逻辑电路在第一信号为低且第二信号为高的时间段内，或者在第一信号为高且第二信号为低的时间段内处于保持状态；和第二逻辑电路，该第二逻辑电路输入第一信号、第二信号、和第一逻辑电路的输出信号，并在第一信号相比第二信号发生延迟的情况下和第二信号相比第一信号发生延迟的情况下之间，产生具有不同的脉冲数量的第三信号。
9.根据权利要求8的半导体电路，其中在第一信号相比第二信号发生延迟的情况和第二信号相比第一信号发生延迟的情况中的一种情况下，第三信号具有与第一信号或第二信号一样多的脉冲，并且其中在另一种情况下，第三信号没有脉冲。
10.根据权利要求8的半导体器件，其中时间差等于或者短于其中第一信号或第二信号保持一个值的时间段。
11.根据权利要求8的半导体器件，其中第一信号和第二信号与时钟信号同步，并且其中时间差等于或者小于时钟信号的半个周期。
12.一种具有根据权利要求8的半导体器件的电子设备，其中该电子设备是选自包括摄像机、数字照相机、目镜型显示器、导航系统、音频再现设备、笔记本型个人计算机、游戏机、便携式信息终端和图像再现设备中。
13.一种半导体器件，包括被输入以第一信号和第二信号的逻辑电路，该第一信号和第二信号是一对具有时间差的数字信号，其中在第一信号相比第二信号发生延迟的情况下和第二信号相比第一信号发生延迟的情况下之间，逻辑电路输出具有不同的脉冲数量的数字信号。
14.根据权利要求13的半导体器件，其中半导体集成电路在玻璃衬底或塑料衬底上形成。
15.一种具有根据权利要求13的半导体器件的电子设备，其中该电子设备是选自包括摄像机、数字照相机、目镜型显示器、导航系统、音频再现设备、笔记本型个人计算机、游戏机、便携式信息终端和图像再现设备中。
全文摘要
本发明提供了一种逻辑电路，用以识别在延迟上有变化的信号间的时间差，并提供了一种集成电路，该集成电路可以估算内部信号间延迟的变化。当输入作为一对具有时间差的数字信号的第一信号和第二信号时，通过利用根据延迟关系输出不同数量的脉冲的逻辑电路，可以估算集成电路内部信号延迟的变化。特别是，通过利用锁存电路，对在第一信号为高且第二信号为低的时间段内的第一信号和第二信号的值，以及紧接在它们之前的第一信号和第二信号的值进行逻辑运算，从而产生输出信号。此外，通过可以设定输入信号的延迟时间的延迟电路，可以定量地估算出信号间的时间差。
文档编号H03K19/20GK1581360SQ200410068498
公开日2005年2月16日 申请日期2004年7月29日 优先权日2003年7月31日
发明者加藤清 申请人:株式会社半导体能源研究所