发锁存器214上的使能(EN)输入。事件解码器和限定器B 204的输出信号被B触发锁存器214锁存。重要的是要注意，超时计数器208在A触发锁存器210产生“真”逻辑电平输出信号时开始计时。如果重置逻辑块218接收到来自重置事件解码器206的信号，或者如果重置逻辑块218接收到来自超时计数器208的时间结束(End-of-time)信号或者接收到B事件和重置事件解码器输出的更为复杂的组合，则该重置逻辑块218能够被编程以产生输出信号。在这些情况中的任一个中，来自重置逻辑块218的输出信号被应用于A触发锁存器210以对其进行重置，并且从而防止事件解码器和限定器B 204及其相关联的B触发锁存器214寻找其触发事件。应当理解的是，重置逻辑块218还可以被编程为不重置A触发锁存器210。而且，时间结束信号自身可以被用作触发事件。
[0021]要注意的是，事件解码器和限定器A 202、事件解码器和限定器B 204和重置事件解码器206中的每一个包括由控制器(未示出)响应于经由前面板控制或菜单的用户选择所控制的源和斜率控制输入。
[0022]在一个实施例中，事件O到事件3是由将来自通道1-4的输入信号与第一组中的四个触发电平的预定集合进行比较所引起的。事件4到事件7是由将来自通道1-4的输入信号与第二组中的四个触发电平的预定集合进行比较所引起的。其他触发源(统称为“辅助源”)在图2中被示出并且包括三个视频信号触发(COMP SYNC,VERT SYNC和FIELD SYNC)。又一辅助触发源为FEDGE (即快速边沿，来自外部触发源的校准信号)。另一辅助触发源为OPT (选项)。再一辅助触发源为AUX (外部触发输入端子)。最后，两个词语识别器(WORD A和WORD B)的输出可以用于触发示波器。
[0023]事件解码器部分200还包括B事件限定器/去限定器220、计时器222、多路复用器224和后触发计数器226。取决于测试和测量仪器的触发功能性的所选模式，B事件可以限定或去限定导致被测试信号的获取的A事件。
[0024]计时器222在A事件之后在指定时间段内开始计时，该指定时间段可以通过本文所讨论的用户接口来设置。来自B触发锁存器214的输出可以被用于在正常A-B序列触发期间启动后触发计数器，或者其可以被用作到B事件限定器/去限定器220中的输入。来自B触发锁存器214的输出和来自计时器222的输入可以被限定器/去限定器220用于使A触发生效或无效。限定器/去限定器220可以更改由触发机120发送到图1中的获取系统110的信息以废除由事件A触发的获取。
[0025]如以下更加详细地讨论的，基于A事件的获取将基于计时器222输出限定时段结束(end-of-qualificat1n-per1d)信号之前B事件的存在或不存在而被保持或废除。尽管未示出，但是触发电路220还可以具有带有C触发锁存器的C事件解码器和限定器。C事件被发送到限定器/去限定器220并且可以充当限定时段结束信号，其类似于计时器222输出。也就是说，从A事件开始的获取将基于在来自C事件或计时器222的限定时段结束信号之前B事件的存在或不存在而被接受或拒绝。
[0026]本发明的装置可以按照状态机来描述，如图3中所示的。状态机在左上部进入并且等待A事件发生。如果选择仅A并且A事件发生，则状态机前进至等待后触发时间状态，并且此后退出。如果选择对第N个事件进行触发(Trig on Nth Event)并且A事件发生，贝Ij状态机前进至计数B事件状态并且停留在那里直到已经发生预定数目的B事件，或者直到已经发生重置。当实现所要求的数目的B事件时，状态机前进至等待后触发时间状态，并且此后退出。如果发生重置，则状态机返回到等待A事件状态。如果选择时间之后触发(TrigAfter Time)并且A事件发生，则状态机前进至等待超时状态达所要求的时段(或直到接收到重置)。如果所要求的时段已经过去，则状态机前进至等待B事件状态。如果发生重置，则状态机返回到等待A事件状态。状态机将停留在等待B事件状态直到B事件发生或者直到接收到重置。如果B事件发生，则状态机前进至等待后触发时间状态，并且此后退出。如果发生重置，则状态机返回到等待A事件状态。
[0027]依照所公开的技术的高级触发的示例如下。如果B生效/接受A (B Validates/Accepts A)模式被选择并且A事件发生，则状态机前进至X，其在图4中被示出。状态机前进至等待后触发时间状态，并且还在等待来自计时器222的限定时段结束信号(超时)的同时留意B事件。后触发计时器将运行至完成并且结束获取。并行地，状态机将留意B事件直至计时器222期满。基于经由菜单选择的用户配置和限定时段内的(一个或多个)B事件的发生或缺乏，状态机将直接退出到Y，让该获取生效，或者它将更改发送到获取系统的触发信息以使该获取无效并且废除该获取。如果(一个或多个)B事件的存在或不存在使A事件生效，则来自A事件的获取被传送至储存装置122并且可以通过波形变换系统124被处理并且在显示器126上被显示。如果(一个或多个)B事件的存在或不存在使A事件无效，则来自A事件的获取被废除。在任一情况中然后可以开始新的获取循环。
[0028]换言之，在所公开的技术中，触发序列可以被设立成具有通过B事件生效的A事件或者通过B事件无效的A事件。也就是说，如果A事件通过B事件生效，则获取仅在如果B事件发生在A事件之后且在来自计时器或C事件解码器的限定时段结束之前的情况下保持生效。如果A事件通过B事件无效，则获取仅在如果B事件未发生在A事件之后且在来自计时器或C事件解码器的限定时段结束之前的情况下保持生效。如果获取未被无效，则在A事件触发之后开始的被测试信号的获取被传送至储存装置122。
[0029]如本文所讨论的使A触发事件生效或无效的硬件解决方案提供了开始搜索下一 A事件的快得多的重准备时间，而无需使用附加的数字化装置资源或获取存储器，如基于软件的后处理技术所要求的那样。在典型的使用情形中，这些硬件优点可以表现出相对于软件后处理的二至三个数量级的改进。
[0030]本文所描述的高级触发获取模式可以通过使用现有Pinpoint?触发硬件来实现；即，现场可编程门阵列(FPGA)和高速触发逻辑芯片。高速触发逻辑芯片被编程为其用于以上讨论的“A然后B”序列模式，除了现在将A触发用于停止获取系统110并且标记低速触发逻辑芯片(FPGA的区段)以读取A时间内插器。FPGA内的新的超时计数器(计时器222)开始并且等待重置时间段并且轮询高速触发逻辑芯片B时间内插器以确定B事件在A事件之后且在重置事件之前已经发生还是尚未发生。如果B事件的存在或不存在(取决于触发模式)已经使A事件生效，则FPGA向获取系统110传递A时间内插器数据以完成获取循环。高速触发逻辑芯片和低速触发逻辑芯片可以是专用集成电路并且结合其他触发事件生成芯片进行工作。
[0031]然而，如果A事件已经被无效，FPGA发信号通知获取系统110以拒绝该获取并且开始新的一个。
[0032]以上公开的且在美国专利N0.7，191，079中讨论的硬件允许本文所讨论的高级触发系统的进一步增强。例如，通过经由串行触发通道向FPGA传递触发比较器输出并且对FPGA进行编程，各种C事件可以被识别为重置条件，而不是计时器或者除计时器之外。可替换地，A事件的第二次发生可以同时重置序列和开始另一序列。
[0033]本文所讨论的高级触发功能性可以与任何测试和测量的获取模式一起使用。然而，以上讨论