时间数字转换器的制作方法

本发明涉及时间模式信号处理技术应用领域，特别是一种高精度的时间数字转换器(time to digital converter)，例如全数字锁相环、测距仪、流量计等。

背景技术：

从通信、数字示波器、医学成像等应用工程领域，到原子物理、天文观测等理论研究领域，以及激光、雷达测距和卫星定位等航天军工技术领域，都离不开高精度的时间间隔测量技术。不同的应用环境对时间间隔测量的精度有不同的要求。在日常生活中，精确到分钟量级的时间间隔精度已能满足人们的普通需求，但对于现代军事、通讯、导航等领域应用，分钟量级的精度远远不够，伴随这些领域技术发展的需求，其对时间精度的要求越来越高。1秒的时间误差会导致大海航行中的舰船偏离航线数百米，1微秒的时间误差会导致航天飞机不能安全返航。此外，为确保军事上的精确打击、有效提高制导和引爆的精确度，其要求的时间间隔精度达到纳秒甚至亚纳秒量级。

在时间间隔测量技术中，目前使用最为普遍、广泛的是时间数字转换器TDC。TDC是一种将时间间隔量化为数字量的专用电路技术，最早提出于20世纪80年代。TDC早期主要应用于高能物理实验，如核物理，用于平均寿命、渡越时间的测量和离子鉴别等，这些测量对TDC的精度要求很高。目前，TDC不仅在科学实验中扮演着重要的角色，而且对实际应用中的飞行时间质谱分析也起着重要作用，比如激光测距以及医学成像技术中的正电子发射断层扫描PET。

TDC设计技术存在一个“精度-量程范围-转换率-线性度-面积”的五边形法则，这些参数相互制约。而TDC从当前的应用来看，主要还是在于时间相关的测量与功能扩展，其时间精度的重要性是第一位的，不论是工业界成熟的商用芯片，还是学术界的研究热点，更高的时间精度是不断追求的目标。与此同时，随着时间模式信号处理技术的发展，各领域应用对TDC量程范围、转换率等性能的要求也越来越高。

因此，需要提出一种能够实现更高时间精度、且能提高时间量程范围和转换速率的时间数字转换器结构。

技术实现要素：

(一)要解决的技术问题

本发明的主要目的在于提供一种高精度、宽量程范围和高转换速率的时间数字转换器。

(二)技术方案

为达到上述目的，本发明提供了一种时间数字转换器，该时间数字转换器包括时间数字转换单元、数字时间转换单元和时间放大器，其中：时间数字转换单元，用于对时间进行数字量化，实现时间的数字量化功能；数字时间转换单元，用于提取小于量化时间单位而未被量化的时间余量部分；时间放大器，用于将数字时间转换单元提取的时间余量部分进行线性放大以便进一步进行数字量化。

上述方案中，该时间数字转换器具有一延迟链，该延迟链由多个延迟单元串联连接而成，每个延迟单元的输出端均同时连接一个D触发器和一个开关，多个D触发器构成触发器组，多个开关构成开关组，该延迟链与该触发器组构成时间数字转换单元，该延迟链与该开关组构成数字时间转换单元。

上述方案中，在该延迟链的输出端连接有一计数器，该计数器由Reset信号上升沿触发，同时Reset信号上升沿复位该延迟链中的所有延迟单元，计数器记录延迟链为全1状态的次数，进而提高该时间数字转换器的输入时间量程范围。

上述方案中，所述数字时间转换单元连接有开关控制信号Dout，该开关控制信号Dout与所述时间数字转换单元对时间进行数字量化的输出结果D0、D1、…、D6之间的关系如下表所示：

表1 TDC控制字真值表

上述方案中，所述数字时间转换单元提取的时间余量部分，不大于延迟单元的延迟时间，所述时间放大器对该时间余量部分进行线性放大，提高了时间数字转换的效率和精度。

(三)有益效果

本发明提供的时间数字转换器，在每一个Tin周期开始时，Trigger信号为低电平。在Tin的高电平时间长度期间，经使能EN，时间数字转换单元20以时间τ为单位对Tin进行数字量化输出。对于高电平时间长度超过延迟链时间长度的Tin，采用计数器211对延迟链的全1状态次数进行计数，并转换成量化数字输出，以提高时间数字转换器的时间量程范围。对于Tin中因小于τ而无法数字量化的那部分时间余量，需要在Trigger的高电平作用下，通过数字时间转换单元10，将小于τ的这部分时间余量以补码的形式提取出来，并由时间放大器30进行线性放大以便进一步进行数字量化。进而，本发明所提供的时间数字转换器可以满足高时间精度、宽量程范围、高转换速率等性能需求。其应用在时间模式信号处理技术应用领域中，可提高时间数字转换的精度和速度。

附图说明

图1为依照本发明实施例的时间数字转换器的示意图。

图2为对应于图1，当Tin＝20.3τ时的工作时序图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

近年来，TDC技术开始出现在硅基集成电路中。由于CMOS工艺技术的快速发展，其特征尺寸的减小提高了CMOS电路集成度和鲁棒性、降低了电路功耗和成本，使得人们更倾向于将模拟信号转换为数字信号进行处理，所以模数转换器成为必不可少的模块。然而，CMOS工艺向更小的特征尺寸发展时，传统电压模式模数转换器受到特征尺寸缩小和电源电压减小等因素的限制，很难满足高分辨率要求，因此学者们开始将重点转向时间模式信号处理电路的研究，TDC成为一个重要研究方向。

针对提高TDC精度问题，工业界推出了基于GaAs工艺的TDC商用芯片，时间精度为10ps。而美国HYPRES公司的TDC芯片更是同类中的佼佼者，其芯片基于HYPRES Nb/AlOx/Nb tri-layer工艺，实现的时间精度达到6ps。然而，为了降低成本且易于与其他功能电路集成实现小型化，近年来，CMOS TDC正受到产业界越来越大的关注，目前已经有成熟的高精度CMOS TDC商用芯片推出，这些商用芯片主要面向光谱分析、TOF测量、医学成像和超声波计量等对时间精度要求较高的市场，如美国MAXIM公司的MAX35101、MAX35102和MAX35103，其时间量程达到8ms，精度达到20ps；德国ACAM公司的TDC-GP1和TDC-GP2，时间量程为3.5ns-1.8us、测量精度达到50ps。其升级版本TDC-GP21和TDC-GP22，时间量程为500ns-4ms、测量精度可达到22ps。

在学术界，学者们利用先进的CMOS集成电路技术，发展了大量的TDC技术。当前的CMOS TDC技术主要基于门延迟单元，受益于CMOS工艺特征尺寸减小，门延迟单元的延迟时间相应减小，这有利于TDC时间精度的提高。CMOS TDC技术可归类为基于现场可编程门阵列FPGA结构和定制结构。

基于现场可编程门阵列FPGA的TDC最具灵活性，随着CMOS工艺技术的进步，其集成度越来越高，功能越来越完善。这种TDC结构一般采用延时链法或差分延时链法，可以达到上百皮秒甚至几十皮秒的测量精度。2013年，M.W.Fishburn等人基于Xilinx公司的Virtex-6型FPGA设计的TDC，实现时间精度为19.6ps，时间量程范围为40ns。但是，这种结构的时间量程范围小、时间精度受限于门延迟单元、功耗大、不适用于大批量的应用。

定制TDC结构具有最大的设计灵活性和最好的性能(极高的精度、极小的面积、极低的功耗等)，是当前CMOS TDC研究最为活跃的领域。

延时链TDC是最早、也是最广为应用的定制TDC结构，其工作原理和结构与传统电压模式快闪型模数转换器ADC相似。它由门延迟单元级联、寄存器和温度计编码器组成。这种结构的优点是结构简单、可以用数字逻辑门实现，特别是时间数字转换速率是所有定制TDC结构中最快的，但是它的时间精度受限于门延迟时间，同时它的时间量程范围小，为增加其时间量程范围往往导致延迟单元的数量呈线性增加，从而增加芯片面积和功耗，此外，也减小了时间数字转换速率。

为了解决TDC的时间精度受限于门延迟单元的问题，学者们提出各种方法以采用门延迟单元实现亚门级的延迟时间，实现低于单个门延迟的时间分辨率。

游标型TDC结构是一种广泛应用的业门级延迟结构，这种TDC包含了两条各有相同个数延迟单元的延迟线，通过使两条延迟线中门延迟单元的延迟时间td1和td2存在细微的时间差，即可实现精度为Δ＝td1-td2的时间间隔测量，因此，理论上通过调整两条延迟线延迟单元的时间差，可以测量到无限小的时间精度。2000年，D.Piotr等人设计了一款游标型TDC，其最高分辨率可达5ps。但是，游标型TDC对时间精度的提高也不是无限提高的，实际的提高倍数限制在4-10倍。同时，延迟链TDC中的限制因素(比如时间量程范围，延迟单元的不匹配误差导致的线性度差)在游标型TDC中更加严重，在相同时间量程范围内其转换速率也低于延迟链TDC。尽管可以采用校准技术补偿延迟单元的不匹配误差，但是校准技术复杂且需要依据系统结构而定。

针对上述存在的问题，游标型TDC衍生出了很多结构，如基于延时链和游标型的两步TDC结构、2D-游标型TDC、3D-游标型TDC、游标-环形TDC、游标-GRO TDC和循环-游标型延迟线，但这些结构只是减少了延迟单元的数量，转换率、时间量程范围却没有提高，线性度性能没有得到改善，误差校准技术依然复杂。

另一种提高TDC精度的亚门级延迟技术是插值技术，就是在门延迟单元的输入与输出之间插入电阻或逻辑门，产生介于门延迟单元输入和输出之间的平均信号。2008年，S.Henzler等人提出一种基于无源插值方式的TDC，该TDC利用与主信号延迟支路并联的电阻串，对一个延迟单元的延迟时间进行插值，从而得到亚门级的时间分辨率，该文献采用4倍的插值，实现了4.7ps的时间分辨率，但是，这种无源插值结构特别受限于电阻的非线性。插值TDC的不足之处还在于时间量程范围小、转换速率低、延迟单元的不匹配误差导致的非线性差等。

近年来，为了在提高TDC时间精度的同时，提高其转换速率，时间放大器思想应运而生，基于时间放大器，学者们提出了两步时间放大型TDC、环形时间放大型TDC和异步流水线时间放大型TDC结构。这些TDC使用时间放大器对小的时间间隔放大后，仅仅使用“粗糙”的量化器便能得到较高的时间分辨率。2014年，KwangSeok Kim等人提出的两步时间放大流水型TDC结构，其时间精度达到1.12ps，转换速率达到250MS/s，这种结构的优点除了精度高、转换速率高之外，其不需要任何的校准算法，但缺点是时间量程范围小、延迟单元的不匹配误差导致的非线性差。同时，这些TDC结构的时间放大器也存在不足之处，即为了获得精确的时间放大增益，需要校正电路。输入线性增益范围小；还有一种时间放大器结构，采用延迟单元和或逻辑门将输入的单时间脉冲(脉冲宽度为τ1)转成具有多个相同脉宽(每个脉冲宽度为τ1)的脉冲序列，为了避免脉冲序列中各个脉冲的重叠，需要延迟单元的延迟时间≥τ1，这限制了TDC转换率的提高。

综上所述，TDC设计技术存在一个“精度-量程范围-转换率-线性度-面积”的五边形法则，这些参数相互制约。而TDC从当前的应用来看，主要还是在于时间相关的测量与功能扩展，其时间精度的重要性是第一位的，不论是工业界成熟的商用芯片，还是学术界的研究热点，更高的时间精度是不断追求的目标。与此同时，随着时间模式信号处理技术的发展，各领域应用对TDC量程范围、转换率等性能的要求也越来越高。

鉴于上述需求，本发明提供了一种时间数字转换器，如图1所示，该时间数字转换器包括时间数字转换单元、数字时间转换单元和时间放大器，其中：时间数字转换单元，用于对时间进行数字量化，实现时间的数字量化功能；数字时间转换单元，用于提取小于量化时间单位而未被量化的时间余量部分；时间放大器，用于将数字时间转换单元提取的时间余量部分进行线性放大以便进一步进行数字量化。

图1中，该时间数字转换器具有一延迟链，该延迟链由多个延迟单元串联连接而成，每个延迟单元的输出端均同时连接一个D触发器和一个开关，多个D触发器构成触发器组，多个开关构成开关组，该延迟链与该触发器组构成时间数字转换单元，该延迟链与该开关组构成数字时间转换单元。

在该延迟链的输出端连接有一计数器，该计数器由Reset信号上升沿触发，同时Reset信号上升沿复位该延迟链中的所有延迟单元，计数器记录延迟链为全1状态的次数，进而提高该时间数字转换器的输入时间量程范围。

数字时间转换单元连接有开关控制信号Dout，该开关控制信号Dout与所述时间数字转换单元对时间进行数字量化的输出结果D0、D1、…、D6之间的关系如下表所示：

表1 TDC控制字真值表

所述数字时间转换单元提取的时间余量部分，不大于延迟单元的延迟时间，所述时间放大器对该时间余量部分进行线性放大，提高了时间数字转换的效率和精度。

下面通过具体实施例并结合图1和图2对本发明的时间数字转换器做进一步详细的描述。

图1为依照本发明实施例的时间数字转换器的示意图。该时间数字转换器主要由时间数字转换单元20、数字时间转换单元10和时间放大器30构成。其中，时间数字转换单元20由延迟单元201、202、…、208、计数器211和触发器221、222、…、227构成，实现对时间Tin的数字量化。数字时间转换单元10由延迟单元201、202、…、208和开关101、102、…、108构成，实现对时间Tin中小于一个延迟单位τ的时间余量的提取。时间放大器30实现对时间余量的N倍线性放大，其中N可编程。

每一个Tin周期开始时，Trigger信号均为低电平。当Tin由低电平变为高电平时，经或门40，EN也由低电平变为高电平，逻辑1电平在由延迟单元201、202、…、208构成的延迟链中传递，直至Tin和EN变为低电平，此时延迟单元201、202、…、208由传递工作状态转为保持状态。Tin下降沿触发CK的上升沿，触发器221、222、…、227以延迟时间τ为量化单位，分别对延迟单元201、202、…、208输出进行采样，结合TDC控制真值表产生开关101、102、…、108的控制字。采样完成后，Trigger信号由低电平变为高电平，经或门40，EN再次由低电平变为高电平，逻辑1电平继续在延迟链中传递，逻辑1电平通过开关组中某一个闭合的开关，输入到时间放大器的输入端，这一到来的逻辑1电平与Trigger进行逻辑异或运算，以补码的形式将Tin中因小于τ而无法数字量化的时间余量提取出来，并通过时间放大器30进行时间线性放大，以进一步进行时间数字转换。

图2为本发明实施例中假设Tin的高电平时间为20.3τ的时序图，Tin的上升沿(低电平变为高电平)经过或门40，促使EN也由低电平变为高电平。由8个延迟单元201、202、…、208等构成延迟链在EN的高电平使能下，逻辑1电平在延迟链中传递，直至Tin由高电平变为低电平，此时EN也由高电平变为低电平，延迟单元201、202、…、208的输出为保持状态。

Tin的下降沿触发CK上升沿的产生，通过触发器221、222、…、227，对延迟单元201、202、…、208的输出进行采样，结合计数器输出Dout和触发器221、222、…、227采样输出，即可得到Tin高电平时间的数字量化结果。由于延迟链中每个延迟单元的延迟时间为τ，所以计数器的计数值Dout为2，对应二进制10，触发器组输出D₆D₅D₄D₃D₂D₁D₀为0001111。

实际上时间数字转换单元对Tin的数字量化输出所对应的时间为20τ，剩余量0.3τ由于最小延迟时间受限而无法进行量化。为了提高TDC精度，需要将剩余量0.3τ求出来，并进一步放大，以送给后一级TDC进行进一步的细量化。

在触发器221、222、…、227完成采样之后，结合下表所示的TDC控制字真值表，开关控制字为100，相应地，开关105导通。在采样完成之后Trigger信号的上升沿到来，EN再次变为高电平，逻辑1电平继续在延迟链中传递，在经过0.7τ之后，逻辑1电平经过开关105，输出至时间放大器30的输入端Arr，并与Trigger进行异或运算，经过时间放大器N倍放大之后，Tout输出脉冲宽度为N×0.7τ。

数字时间转换单元没有直接输出剩余量0.3τ，而是将其转为补码的形式输出0.7τ。

由于能对实际的时间余量进行放大并进一步量化，所以提高了时间精度。通过对每一级延迟单元的输出进行“时间-数字转换”和“数字-时间转换”，提高了TDC的转换速率。通过设置时间放大器30的放大倍数N，可以进一步将时间精度提高N倍。通过设置计数器211的计数值，可以有效提高TDC的时间量程范围。

TDC控制字真值表

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。