基于多重VCO的低功耗高精度阵列型时间数字转换电路的制作方法

本发明涉及一种基于多重VCO(Voltage Controlled Oscillator，压控环振)的低功耗高精度阵列型时间数字转换电路，是一种可应用于红外传感读出电路的低功耗高精度四段式阵列型时间数字转换电路，该电路能够在不影响像素面积的前提下，有效提高系统分辨率并降低系统功耗。

背景技术：

根据TOF(Time of Flight)时间测量原理，红外ROIC(Readout Integrated Circuit)读出电路中不同像素单光子收发间隔时间对应不同的空间距离，通过像素阵列中每个像素之间的相对距离可以呈现出待测物体的轮廓，而高精度、宽范围的TDC电路则是探测系统能够在更远距离获得更为精确信息的保证，然而在像素阵列的应用条件下，面积和功耗的限制极大的增加了TDC(Time-to-Digital Converter，时间数字转换)量化性能实现的技术难度，因此阵列型TDC在设计上相比于一般的单像素TDC更难。

为了适用于大阵列结构的应用，目前绝大部分TDC采用共享或局部共享结构，该结构下的TDC不是为单个像素检测服务，而是为多个甚至全局像素服务。但是由于一般的多段式结构存在更细的误差提取及量化过程，必须存在响应时间，无法同时检测另一个时间量，因此多段式TDC很难应用于大阵列中，所以目前适用于大阵列的阵列型TDC主要集中在两段式结构上。应用于阵列探测计时系统的TDC架构要突破量程和精度的制约，必须追求多段式TDC结构。

技术实现要素：

发明目的：为了在一定程度上缓解现有技术中量程、精度和功耗相互制约的问题，本发明提供了一种新型的基于多重VCO的低功耗高精度阵列型时间数字转换电路，在典型的两段式阵列型TDC技术基础上，通过在高段和低段分别引入异步减法计数器结构和多重环振结构的方式，使得在不影响系统像素面积和量程前提下，实现系统分辨率的提高和功耗的降低。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种基于多重VCO的低功耗高精度阵列型时间数字转换电路，包括超高段TDC电路、高段TDC电路、中段TDC电路、低段TDC电路和DFF锁存链，其中超高段TDC电路、高段TDC电路和DFF锁存链为像素独享电路且置于像素内，中段TDC电路和低段TDC电路为全局共享电路且置于像素外；时间间隔的测量由超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路四部分有序配合完成，最终实现将时间间隔转换为数字值表示；

所述超高段TDC电路配置双模式的LFSR计数器(Linear Feedback Shifting Register，线性反馈移位寄存器)，高段TDC电路配置双模式的异步减法计数器，中段TDC电路配置中段压控环振和双转单电路，低段TDC电路配置Dual-DLL和VCO回路，所述VCO回路由X个同频不同相的低段压控环振级联而成，每个低段压控环振均由Y个完全相同的低段延时单元级联而成，每个低段压控环振前级联一个低段延时路径，第i条低段延时路径由X_i个完全相同的延时单元级联而成，X≥2，Y≥2；LFSR计数器串接在异步减法计数器之后形成混合计数器，中段压控环振产生的高频时钟信号H_CK驱动异步减法计数器，经异步减法计数器分频的高频时钟信号H_LFSR同步驱动LFSR计数器；

通过切换LFSR计数器的模式将超高段TDC电路的量化结果锁存在LFSR计数器中，通过切换异步减法计数器的模式将高段TDC电路的量化结果锁存在异步减法计数器中，中段TDC电路和低段TDC电路的量化结果均通过DFF锁存链进行锁存；所述LFSR计数器、异步减法计数器和DFF锁存链均主要由DFF构成，在读取超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路的量化结果时，锁存数据通过相应的DFF(D触发器)串联后以二进制形式从高位到低位逐位串行输出。

本发明提出的时间数字转换电路，通过超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路分别对时间间隔完成量化，可在不影响系统量程的前提下，使得阵列TDC的精度突破数字门电路的最小延迟；同时，在LFSR计数器的最低位前加入异步减法计数器，可将中段压控环振产生的高频时钟信号H_CK分频并驱动LFSR计数器，以降低LFSR计数器的同步时钟频率；由于LFSR计数器和异步减法计数器均置于像素内，因此超高段TDC电路和高段TDC电路的设计可以在不影响系统量程的前提下，有效降低系统功耗。

具体的，所述低段TDC电路中，Dual-DLL为两级DLL(Delay Locked Loop，延迟锁相环)结构，分为主DLL和次DLL，通过Dual-DLL的闭环负反馈作用给低段压控环振提供随工艺、电源电压、温度变化的高度稳定的压控电压；

主DLL内设置有由N个主延迟单元级联而成的主压控延迟线，主DLL的输入信号为外部参考时钟信号REF_CLK和Dual-DLL启动信号START_DLL，输出信号为压控电压V_ctrf，将外部参考时钟信号REF_CLK和第N级主延迟单元进行相位状态鉴相，压控电压V_ctrf自动调节主压控延迟线，使外部参考时钟信号REF_CLK和第N级主延迟单元的相位状态相同；

次DLL内设置有由M个次延迟单元级联而成的次压控延迟线，次DLL的输入信号为外部参考时钟信号REF_CLK和Dual-DLL启动信号START_DLL，输出信号为压控电压V_ctrs，根据所需要的次压控延迟线的延时选择出第n级主延迟单元，将第n级主延迟单元和第M级次延迟单元进行相位状态鉴相，压控电压V_ctrs自动调节次压控延迟线，使第n级主延迟单元的相位状态与第M级次延迟单元的相位状态相同。

具体的，所述压控电压V_ctrf同时提供给所有低段压控环振中的所有低段延时单元，压控电压V_ctrs同时提供给所有低段延时路径中的所有延时单元；开始计数信号EN通过X条延迟时间各不相同的低段延时路径分别控制X个低段压控环振开始起振，相邻低段压控环振由于起振初相不同因而产生延时误差，该延时误差通过压控电压V_ctrs精确控制，通过调节压控电压V_ctrs使相邻低段压控环振之间满足一定的时序，最终使得X个低段压控环振之间无缝隙衔接配合。

在低段TDC电路中，单个低段压控环振的分相数由2Y扩展为4Y个，整个低段TDC电路的分相数达到4YX个，解决了传统低段TDC电路无法兼顾单个低段压控环振的振荡频率和分相数之间的矛盾，通过多个低段压控环振相互配合，可使系统分辨率突破数字门电路的最小延时，显著提高系统分辨率。所述低段TDC电路在计数停止信号STOP上升沿到来时直接锁存超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路的量化结果，不需要额外的响应时间，可以实现阵列应用。

具体的，所述中段TDC电路基于时间差值量化原理设计，并采用DLL-OSC架构，即通过Dual-DLL中的主DLL的闭环负反馈作用给中段压控环振提供随工艺、电源电压、温度变化的高度稳定的压控电压V_ctrf；所述中段压控环振包括由N/2个差分延迟单元级联而成的差分延迟线(采用差分延迟线可以有效抑制电源和衬底的噪声)和逻辑控制模块：当开始计数信号EN上升沿到来时，通过逻辑控制模块开启差分延迟线；当开始计数信号EN下降沿到来时，通过逻辑控制模块关断差分延迟线；每一级差分延迟单元的输出端连接一个双转单电路，通过双转单电路将差分延迟单元的双端差分输出转换为单端输出，并对输出信号进行整形。本发明提出的中段TDC电路，利用中段压控环振的多相时钟对高段TDC电路的一个时钟周期进行均匀分辨，中段压控环振的N/2个节点状态每循环一次会产生N组状态，当计数停止信号STOP上升沿到来时，通过DFF锁存链锁存当前N/2个节点的状态，即可完成中段TDC电路的量化。

具体的，在异步减法计数器中的每一个DFF的时钟信号输入端和数据信号输入端前各设置一个多路选择器作为逻辑控制模块，开始计数信号EN作为多路选择器的控制信号：当开始计数信号EN为高电平时，中段压控环振为异步减法计数器提供高频时钟信号H_CK，异步减法计数器工作在计数模式；当开始计数信号EN为低电平时，外接低频时钟信号为异步减法计数器提供低频时钟信号，异步减法计数器工作在串行传输模式；通过复用计数和传输结构，可以减小电路面积，降低系统功耗。在计数停止信号STOP到来时，LFSR计数器和异步减法计数器同时停止输入高频时钟信号，并将当前量化结果锁存，待开始计数信号EN下降沿到来时将锁存的量化结果依次串行输出。

有益效果：本发明提供的基于多重VCO的低功耗高精度阵列型时间数字转换电路，在经典的两段式TDC基础上进行了结构改进和优化设计：在LFSR计数器的最低位前加入异步减法计数器对输入的高频时钟信号进行分频，可保证在系统量程的前提下降低系统功耗；中段TDC电路采用DLL-OSC架构，并引入DLL的闭环负反馈电路，提高了中段TDC电路的性能水平；低段TDC电路引入多重VCO结构，控制并利用其相对相位，可实现高精度时间分辨。本发明的四段TDC电路均可通过计数停止信号STOP进行锁存，勿需添加额外等待时间或响应时间来完成电路的工作，因而可满足阵列应用的需求。

附图说明

图1为两重VCO的低功耗高精度阵列型时间数字转换电路的示意图；

图2为构成超高段TDC电路和高段TDC电路的混合计数器的电路示意图；

图3为中段TDC电路的电路示意图；

图4为中段TDC电路中的差分延迟单元的电路示意图；

图5为中段TDC电路中的双转单电路的电路示意图；

图6为中段TDC电路的时序图；

图7为低段TDC电路中的Dual-DLL的电路示意图；

图8为高精度相位细分辨型TDC电路的电路示意图；

图9为低段TDC电路的时序图。

具体实施方式

下面结合附图对本发明作更进一步的说明。

如图1所示为一种基于两重VCO的低功耗高精度阵列型时间数字转换电路，时间间隔的测量由超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路四部分分段量化完成，实现计时功能。可置于像素内的超高段TDC电路和高段TDC电路分别采用LFSR计数器和异步减法计数器进行设计，在实现所需的宽量程时间检测的前提下，通过异步减法计数器对LFSR计数器的同步高频时钟信号进行分频，进而大大降低了系统功耗。

在开始计数信号EN为高电平时的有效期间，外部参考时钟信号REF_CLK驱动受压控电压V_ctrf控制的中段压控环振工作，产生初相对齐且随工艺、电源电压、温度变化的高度稳定的内建时钟HCK，驱动高段TDC电路完成时钟周期的整数倍计数，实现时间检测的粗量化功能；同时，中段TDC电路的多相均匀时钟对高段TDC电路的时间余量进行插值量化，完成时钟周期的分数倍计数。低段TDC电路为高精度相位细分辨型TDC电路，通过Dual-DLL提供两个不同的压控电压V_ctrf和V_ctrs，由于开始计数信号EN通过两个低段延时路径来启动两个低段压控环振，会产生两个同频不同相的延迟环，通过该两重VCO结构完成对中段TDC电路的高频时钟信号的倍频，进而利用倍频时钟信号对中段TDC电路的时间余量进行插值量化。

在数字逻辑电路中，设有一开关频率为f的方波时钟信号，则该数字逻辑电路的功耗P为：

数字逻辑电路的功耗P来自门电路在开关状态下对负载电容C_L充放电的电能消耗，因此该功耗P与负载电容C_L、电源电压V_DD的平方和开关频率f成正比，考虑到门电路的静止非开关状态，引入开关活动因子α(0≤α≤1)对功耗进行修改。广义上，数字逻辑电路可以分时工作在不同的开关频率f下，因此αf也可等效为数字逻辑电路的平均开关频率。

高段TDC电路主要用于提高计数上限，进而扩展量程；考虑到结构精简及高频引用，我们想到使用LFSR计数器。由于LFSR计数器采用同步时钟驱动，所以当开关频率升高时，LFSR计数器的功耗也会随之线性增大，导致高频下的LFSR计数器功耗很大；由于LFSR计数器内置于像素内，因此为降低像素阵列的功耗，需降低驱动LFSR计数器的时钟频率f_CLK。在不影响到其他性能的前提下，考虑到异步计数器具有分频功能，因此我们将高段TDC电路设计为LFSR计数器与异步计数器相结合的方式，以降低功耗；此外，我们还进行了如下考虑：(1)异步计数器属于异步时钟控制电路，每多一位，时钟便会延迟一个DFF的延时，为了不影响系统的测量精度，异步减法计数器的位数不宜过大；(2)为了实现计数和传输之间的模式转换，在异步计数器中的每一个DFF的时钟信号输入端和数据信号输入端前各设置一个多路选择器作为逻辑控制模块；(3)由于异步减法计数器的输出端上升沿可以设计得与高频时钟信号H_CK的偶数倍上升沿对齐，更便于计数，因此异步计数器选用异步减法计数器；(4)为了达到精简面积的目的，将异步减法计数器内置于像素内。考虑上面的因素，我们将高段TDC电路设计为内置的混合计数器，如图2所示，其中异步减法计数器为2bit，LFSR计数器为7bit。

中段位TDC电路采用的是DLL-OSC架构，如图3所示，包括中段压控环振和双转单电路，中段压控环振包括由4个差分延迟单元级联而成的差分延迟线和逻辑控制模块，中段位TDC电路为高段位TDC电路提供时钟频率，其剩余误差由低段位TDC电路进行细量化，起着承上启下的关键作用。为了实现中段压控环振可控并确定其初始状态，加入逻辑控制模块进行控制：当开始计数信号EN上升沿到来时，通过逻辑控制模块开启差分延迟线，使其初相确定，无需加入额外电路来消除初相误差，方便计数；当开始计数信号EN下降沿到来时，通过逻辑控制模块关断差分延迟线，以降低系统功耗。但是逻辑控制模块的引入会使各级差分延迟单元存在严重的不匹配，降低了系统线性度；为了保证中段位TDC电路多相时钟的均匀性以实现有效分辨，应当重新调整逻辑控制模块和第一级差分延迟单元的延时，使逻辑控制模块与第一级差分延迟单元的延时之和精确等于其他差分延迟单元的延时之和。中段压控环振的频率受低段TDC电路中的主DLL控制，通过主DLL的闭环负反馈作用产生随工艺、电源电压、温度变化的高度稳定的压控电压V_ctrf，稳定中段压控环振的频率，减小其受工艺、电源电压、温度变化的影响。

为了降低相位噪声并扩展输出摆幅，中段压控环振采用了差分延迟线，单个的差分延时单元如图4所示；该差分延迟单元由一组NMOS输入对(MN1和MN2)、一组PMOS正反馈对(MP2和MP3)、一组PMOS Diode对(MP1和MP4)以及受控制电压V_ctrl控制的MP5组成，其中MP2和MP3构成正反馈维持中段压控环振的振荡。控制电压V_ctrl控制的MP5的偏置电压来改变支路电流，当控制电压V_ctrl增大时支路电流变小时，MP1和MP4的跨导变小但等效电阻变大，最终使得差分延迟单元的输出电阻和时间常数τ增大，即使得差分延时单元的延时变大；因此，通过改变控制电压V_ctrl可以控制由该差分延迟单元构成的中段压控环振的频率。另外，MP2和MP3直接连接至电源电压V_DD，因此提高了输出摆幅，增加了载波功率，并且也会降低噪声功率，改善相位噪声性能。

双转单电路作为中段位TDC电路的关键部分，将差分延迟单元的双端差分输出转为单端输出，其电路结构如图5所示；双转单模块主要有以下作用或特征：(1)对差分延迟单元的输出进行整形；(2)单端输出的节点状态便于数据锁存；(3)单端输出的时钟频率f_CLK可以直接驱动高段位TDC电路；(4)由于中段位TDC电路采用的是DLL-OSC架构，因此低段TDC电路中的主DLL的主延迟单元也需要采用差分延迟单元，而鉴相器是对主压控延迟线的第一个和最后一个信号进行相位状态鉴相，此时也要求主压控延迟线为单端输出。当开始计数信号EN为高电平时，反馈回路导通，中段压控环振开启，中段压控环振各节点的时序如图6所示。

为了给低段TDC电路提供两个稳定的延时时间，采用Dual-DLL结构，如图7所示；Dual-DLL为两级DLL结构，分为主DLL和次DLL，外部参考时钟信号REF_CLK的频率为f_REF。主DLL中，通过压控电压V_ctrf自动调节主压控延迟线，使外部参考时钟信号REF_CLK和第N级主延迟单元的相位状态相同，得到每级主延迟单元的延时为t₁＝1/(N×f_REF)；次DLL中，通过压控电压V_ctrs自动调节次压控延迟线，使第n级主延迟单元的相位状态与第M级次延迟单元的相位状态相同，得到每级次延迟单元的延时为t₂＝n/(M×N×f_REF)。通过Dual-DLL的闭环负反馈作用给低段压控环振提供随工艺、电源电压、温度变化的高度稳定的延迟时间；

如图8所示，低段TDC电路包括两个结构相同的低段压控环振和两条低段延时路径，每个低段压控环振包括两级受同一压控电压V_ctrf控制的低段延时单元；由两个低段延时单元级联而成的低段压控环振是最简结构的低段压控环振，其环振频率相对于三个以上低段延时单元级联而成的低段压控环振是最高的。开始计数信号EN通过两条延迟时间各不相同的低段延时路径分别控制两个低段压控环振开始起振，两个低段压控环振由于起振初相不同因而产生延时误差，该延时误差通过压控电压V_ctrs精确控制，通过调节压控电压V_ctrs使两个低段压控环振之间满足一定的时序，最终使得两个低段压控环振之间无缝隙衔接配合。单个低段压控环振的分相数由4扩展为8个，整个低段TDC电路的分相数达到16个，解决了传统低段TDC电路无法兼顾单个低段压控环振的振荡频率和分相数之间的矛盾。而在单个低段压控环振中，若低段延时单元的级数越多，分相数虽然增大，但环振频率也会随之降低，因此分辨率实际上并没有提高。

低段位TDC电路可使阵列型TDC电路的分辨率突破数字门电路的最小延时，显著提高系统分辨率。为了匹配中段压控环振，需要加入dummy电路，但这会使整个阵列型TDC电路存在固定的3ns延时误差，即死区时间；因此在使用该类阵列型TDC电路进行计时时，需要加上3ns的固定延时。本案对需要低段TDC电路和中段TDC电路的时序严格匹配，虽然在低段TDC电路中引入dummy电路，但仍无法完全消除误差，因此需要加入校准电路对整个电路做进一步的校准。

图9为低段TDC电路的时序图Q_L4～Q_L1构成的相位状态在以下8个状态间变化：

1110→1100→1000→1001→0001→0011→0111→0110→1110

当计数停止信号STOP上升沿到来时，各段TDC电路同时停止工作，并将各段的量化结果锁存至相应DFF中，待开始计数信号EN下降沿到来时，在低频时钟信号L_CK的驱动下逐位串行输出。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。